CN108133921A - 半导体芯片及其制作方法 - Google Patents

半导体芯片及其制作方法 Download PDF

Info

Publication number
CN108133921A
CN108133921A CN201711343927.5A CN201711343927A CN108133921A CN 108133921 A CN108133921 A CN 108133921A CN 201711343927 A CN201711343927 A CN 201711343927A CN 108133921 A CN108133921 A CN 108133921A
Authority
CN
China
Prior art keywords
layer
semiconductor chip
pressure welding
chip
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201711343927.5A
Other languages
English (en)
Inventor
巴利生
林河北
凌浩
谭丽娟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SHENZHEN JINYU SEMICONDUCTOR CO Ltd
Original Assignee
SHENZHEN JINYU SEMICONDUCTOR CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SHENZHEN JINYU SEMICONDUCTOR CO Ltd filed Critical SHENZHEN JINYU SEMICONDUCTOR CO Ltd
Priority to CN201711343927.5A priority Critical patent/CN108133921A/zh
Publication of CN108133921A publication Critical patent/CN108133921A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49534—Multi-layer

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)

Abstract

本发明提供了一种半导体芯片的制作方法，包括：提供半导体衬底；在所述半导体衬底制作芯片内部电路，其中所述芯片内部电路包括金属走线层；在所述芯片内部电路表面形成绝缘介质层；在所述绝缘层表面形成压焊金属层，所述压焊金属层包括多个压焊块，且至少部分压焊块与所述金属走线层相交叠。本发明还提供一种采用上述方法制作而成的半导体芯片。本发明提供的半导体芯片及其制作方法可以减小半导体芯片面积，降低半导体芯片制作成本。

Description

半导体芯片及其制作方法
【技术领域】
本发明涉及半导体芯片制造技术领域，特别地，涉及一种半导体芯片及其制作方法。
【背景技术】
半导体芯片在当前电子产品(特别是智能终端)扮演的角色越来越重要。对于常规的半导体芯片来说，压焊块和金属走线一般是在同一层金属层上通过光刻和刻蚀工艺制作出来的，如图1所示。其中，芯片内部电路的主要布置元器件和金属走线，而在半导体芯片的边缘区域，主要布置压焊块。对于绝大多数的芯片，压焊块的面积，一般至少占到整个芯片面积的20％以上，有些甚至能达到70％。而压焊块的作用仅仅是封装打线的时候使用，对半导体芯片的内部电路的功能不起到作用。
众所周知，半导体芯片的制造成本，跟半导体芯片的面积直接相关，芯片面积越小，单个芯片的成本越低。对于上述将压焊块设置在在芯片内部电路外围的半导体芯片，由于压焊块需要占据大量芯片面积，导致芯片整体器件面积较大，因此芯片制作成本一般较大。
有鉴于此，有必要提供一种半导体芯片及其制作方法，以解决现有技术存在的上述问题。
【发明内容】
本发明的其中一个目的在于为解决上述问题而提供一种半导体芯片的制作方法。本发明的另一个目的在于提供一种采用上述制作方法制作而成的半导体芯片。
本发明提供的半导体芯片的制作方法，包括：提供半导体衬底；在所述半导体衬底制作芯片内部电路，其中所述芯片内部电路包括金属走线层；在所述芯片内部电路表面形成绝缘介质层；在所述绝缘层表面形成压焊金属层，所述压焊金属层包括多个压焊块，且至少部分压焊块与所述金属走线层相交叠。
作为在本发明提供的半导体芯片的制作方法的一种改进，在一种优选实施例中，所述绝缘介质层为二氧化硅层，其用于对所述压焊金属层和所述芯片内部电路之间进行电性隔离。
作为在本发明提供的半导体芯片的制作方法的一种改进，在一种优选实施例中，所述绝缘介质层包括通孔，且所述压焊金属层通过所述通孔与所述金属走线层进行电性连接。
作为在本发明提供的半导体芯片的制作方法的一种改进，在一种优选实施例中，所述压焊金属层为铝硅铜的合金层，其用于在所述半导体芯片的封装时用来在所述半导体芯片的表面制作金属连线。
作为在本发明提供的半导体芯片的制作方法的一种改进，在一种优选实施例中，所述压焊金属层制作在所述金属走线层的正上方。
本发明提供的半导体芯片，包括：半导体衬底、芯片内部电路、绝缘介质层和压焊金属层，其中所述芯片内部电路制作在所述半导体衬底，且其包括金属走线层；所述绝缘介质层形成在所述压焊金属层和所述芯片内部电路之间；所述压焊金属层包括多个压焊块，其中至少部分压焊块与所述金属走线层之间具有交叠区域。
作为在本发明提供的半导体芯片的一种改进，在一种优选实施例中，述绝缘介质层为二氧化硅层，其用于对所述压焊金属层和所述芯片内部电路之间进行电性隔离。
作为在本发明提供的半导体芯片的一种改进，在一种优选实施例中，所述绝缘介质层包括通孔，且所述压焊金属层通过所述通孔与所述金属走线层进行电性接。
作为在本发明提供的半导体芯片的一种改进，在一种优选实施例中，所述压焊金属层为铝硅铜的合金层，其用于在所述半导体芯片的封装时用来在所述半导体芯片的表面制作金属连线。
作为在本发明提供的半导体芯片的一种改进，在一种优选实施例中，所述压焊金属层制作在所述金属走线层的正上方。
相较于现有技术，本发明提供的半导体芯片的制作方法，通过将芯片内部电路的金属走线和压焊块分别采用不同的金属层来形成，从而实现压焊块与金属走线不相冲突，提高压焊块的布局自由度，比如布局在芯片内部电路的金属走线的正上方，并且使得金属走线也可以根据电路需求调整布局。因此不仅可以提高芯片设计灵活度，而且解决压焊块面积对半导体芯片整体面积影响过大的问题，有效减小芯片整体面积，降低半导体芯片的整体制作成本。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为常规的半导体芯片的平面结构示意图；
图2为本发明提供的半导体芯片的制作方法一种实施例的流程示意图；
图3是图2所示的半导体芯片的制作方法中金属走线层的平面示意图；
图4是图2所示的半导体芯片的制作方法中压焊金属层的平面示意图；
图5是本发明提供的半导体芯片的制作方法中另一种实施例的压焊块层的平面结构示意图。
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
为解决现有技术半导体芯片的压焊块设置在芯片内部电路外围而导致芯片整体面积过大的问题，本发明提供一种半导体芯片的制作方法，其通过将芯片内部电路的金属走线和压焊块分别采用不同的金属层来形成，从而实现压焊块与金属走线不相冲突，提高压焊块的布局自由度，比如布局在芯片内部电路的金属走线的正上方，并且使得金属走线也可以根据电路需求调整布局。因此不仅可以提高芯片设计灵活度，而且解决压焊块面积对半导体芯片整体面积影响过大的问题，有效减小芯片整体面积，降低半导体芯片的整体制作成本。
请参阅图2，其为本发明提供的半导体芯片的制作方法一种实施例的流程示意图。所述半导体芯片的制作方法包括以下步骤：
步骤S1，提供半导体衬底，所述半导体衬底可以为硅衬底，其可以作为所述半导体芯片的内部功能电路的制作基础。
步骤S2，在所述半导体衬底制作芯片内部电路，其中所述芯片内部电路包括金属走线层；
具体地，请参阅图3，所述半导体芯片的芯片内部电路可以根据实际产品进行芯片电路设计，并且通过半导体制作工艺在所述半导体衬底制作而成。在具体实施例中，所述芯片内部电路可以具有多个电路元件层以及至少一层金属走线层，所述金属走线层主要用于根据电路设计需要连接其他各个电路元件层，从而实现在所述半导体衬底制作的各个电路元件之间电性互连。
步骤S3，在所述芯片内部电路表面形成绝缘介质层；
具体地，所述绝缘介质层可以通过氧化或者薄膜生长工艺在所述芯片内部电路表面形成，比如，所述绝缘介质层可以为二氧化硅层或者氮化硅层，其主要用于实现所述芯片内部电路与后续制作的压焊金属层之间电性隔离。
步骤S4，在所述绝缘层表面形成压焊金属层，所述压焊金属层包括多个压焊块，且至少部分压焊块与所述金属走线层相交叠。
具体地，所述压焊金属层可以通过金属生长工艺形成在所述绝缘层的表面，作为一种优选的实施例，所述压焊金属层可以为铝硅铜的合金层。请参阅图4，所述压焊金属层其包括多个压焊块，所述压焊块主要用于金属打线，即在所述半导体芯片的封装时用来在所述半导体芯片的表面制作金属连线。
其中，所述多个压焊块可以阵列的方式排布，或者制作在所述半导体芯片的边缘区域的表面。并且，由于所述压焊金属层与所述芯片内部电路的金属走线层分别制作在不同的层级，且二者之间具有绝缘介质层来实现电性隔离，因此所述压焊金属层的压焊块数量以及布局不会与所述金属走线层的布局相冲突，即所述压焊金属层不受所述金属走线层的影响。因此，在本实施例中，所述压焊金属层的多个压焊块可以至少部分与所述芯片内部电路的金属走线存在交叠区域。通过上述设计，所述压焊块的具体位置便不需要在平面上对所述金属走线层进行避让，因此可以有效降低所述半导体芯片的器件面积。
在其他替代实施例中，如图5所示，所述压焊金属层的压焊块也可以根据实际设计需要进行不规则排布或者任意调整，从而极大地提高了所述半导体芯片的设计灵活度。
另外，如上所述，所述压焊金属层跟所述金属走线层之间不是位于同一个层级，且二者之间存在绝缘介质层的电性隔离，为了实现所述压焊块与所述芯片内部电路之间的电性连接，在具体实现上，在步骤S3的绝缘介质层形成之后，可以通过刻蚀工艺在与所述压焊块相对应的区域制作通孔，且所述压焊块制作之后可以通过所述通孔连接到所述绝缘介质层下方的金属走线层。在本实施例中，通过将所述压焊块与所述金属走线层存在部分交叠区域，更有利于通过所述通孔实现二者之间的电性互连。
基于上述制作方法，本发明还进一步提供一种半导体芯片，所述半导体芯片可以包括半导体衬底、芯片内部电路、绝缘介质层和压焊金属层，其中所述芯片内部电路制作在所述半导体衬底，且其包括金属走线层，所述绝缘介质层形成在所述压焊金属层和所述芯片内部电路之间，所述压焊金属层包括多个压焊块，其中至少部分压焊块与所述金属走线层之间具有交叠区域。并且，所述压焊块可以通过形成在所述绝缘介质层的通孔与所述金属走线层进行电性连接。
所述半导体芯片的其他结构可以参照上述半导体芯片的制作方法的相关描述，以下不再赘述。
相较于现有技术，本发明提供的半导体芯片及其制作方法通过将芯片内部电路的金属走线和压焊块分别采用不同的金属层来形成，从而实现压焊块与金属走线不相冲突，提高压焊块的布局自由度，比如布局在芯片内部电路的金属走线的正上方，并且使得金属走线也可以根据电路需求调整布局。因此不仅可以提高芯片设计灵活度，而且解决压焊块面积对半导体芯片整体面积影响过大的问题，有效减小芯片整体面积，降低半导体芯片的整体制作成本。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。

Claims (10)

1.一种半导体芯片的制作方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底制作芯片内部电路，其中所述芯片内部电路包括金属走线层；
在所述芯片内部电路表面形成绝缘介质层；
在所述绝缘层表面形成压焊金属层，所述压焊金属层包括多个压焊块，且至少部分压焊块与所述金属走线层相交叠。
2.根据权利要求1所述的方法，其特征在于，所述绝缘介质层为二氧化硅层，其用于对所述压焊金属层和所述芯片内部电路之间进行电性隔离。
3.根据权利要求2所述的方法，其特征在于，所述绝缘介质层包括通孔，且所述压焊金属层通过所述通孔与所述金属走线层进行电性连接。
4.根据权利要求1所述的方法，其特征在于，所述压焊金属层为铝硅铜的合金层，其用于在所述半导体芯片的封装时用来在所述半导体芯片的表面制作金属连线。
5.根据权利要求4所述的方法，其特征在于，所述压焊金属层制作在所述金属走线层的正上方。
6.一种半导体芯片，其特征在于，包括半导体衬底、芯片内部电路、绝缘介质层和压焊金属层，其中所述芯片内部电路制作在所述半导体衬底，且其包括金属走线层；所述绝缘介质层形成在所述压焊金属层和所述芯片内部电路之间；所述压焊金属层包括多个压焊块，其中至少部分压焊块与所述金属走线层之间具有交叠区域。
7.根据权利要求6所述的半导体芯片，其特征在于，所述绝缘介质层为二氧化硅层，其用于对所述压焊金属层和所述芯片内部电路之间进行电性隔离。
8.根据权利要求7所述的半导体芯片，其特征在于，所述绝缘介质层包括通孔，且所述压焊金属层通过所述通孔与所述金属走线层进行电性接。
9.根据权利要求6所述的半导体芯片，其特征在于，所述压焊金属层为铝硅铜的合金层，其用于在所述半导体芯片的封装时用来在所述半导体芯片的表面制作金属连线。
10.根据权利要求9所述的半导体芯片，其特征在于，所述压焊金属层制作在所述金属走线层的正上方。
CN201711343927.5A 2017-12-14 2017-12-14 半导体芯片及其制作方法 Pending CN108133921A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711343927.5A CN108133921A (zh) 2017-12-14 2017-12-14 半导体芯片及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711343927.5A CN108133921A (zh) 2017-12-14 2017-12-14 半导体芯片及其制作方法

Publications (1)

Publication Number Publication Date
CN108133921A true CN108133921A (zh) 2018-06-08

Family

ID=62389465

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711343927.5A Pending CN108133921A (zh) 2017-12-14 2017-12-14 半导体芯片及其制作方法

Country Status (1)

Country Link
CN (1) CN108133921A (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101388385A (zh) * 2007-09-14 2009-03-18 联发科技股份有限公司 半导体元件
CN202996827U (zh) * 2012-11-26 2013-06-12 上海华虹Nec电子有限公司 能够实现多芯片同测的晶圆
CN103426848A (zh) * 2012-05-25 2013-12-04 北大方正集团有限公司 一种芯片及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101388385A (zh) * 2007-09-14 2009-03-18 联发科技股份有限公司 半导体元件
CN103426848A (zh) * 2012-05-25 2013-12-04 北大方正集团有限公司 一种芯片及其制作方法
CN202996827U (zh) * 2012-11-26 2013-06-12 上海华虹Nec电子有限公司 能够实现多芯片同测的晶圆

Similar Documents

Publication Publication Date Title
CN101443906B (zh) 具有夹在杯状引线框和具台面和谷的引线框之间的管芯的半导体封装
CN102157487B (zh) 用于集成电路的电感器及方法
JPH06216297A (ja) 介挿体リードフレームを有する回路組立体
CN103545297A (zh) 多芯片叠合封装结构及其制作方法
CN104916623A (zh) 半导体封装和制造半导体封装基底的方法
CN110335859A (zh) 一种基于tsv的多芯片的封装结构及其制备方法
KR100815969B1 (ko) 엠아이엠(ｍｉｍ) 캐패시터와 그의 제조방법
CN106935517A (zh) 集成无源器件的框架封装结构及其制备方法
CN104966709B (zh) 封装基板及其制作方法
CN103151328A (zh) 半导体封装件及其制造方法
CN105575945A (zh) 一种mom电容及其制作方法
KR20160101502A (ko) Rf 패키지 및 그 제조 방법
KR20050022321A (ko) 마이크로 스트립 라인 구조를 가지는 기판, 마이크로스트립 라인 구조를 가지는 반도체 장치, 및 마이크로스트립 라인 구조를 가지는 기판의 제조 방법
CN205582918U (zh) 半导体装置
CN108133921A (zh) 半导体芯片及其制作方法
CN108133923A (zh) 半导体芯片及其制作方法
CN111627921A (zh) 显示面板、终端设备及制造方法
TWI249831B (en) Chip type micro connector and method of packaging the sane
KR100744464B1 (ko) 집적형 인덕터 및 그 제조방법
US20080153203A1 (en) Semiconductor device manufacturing method
CN114334918A (zh) 混合单片微波集成电路及其制作方法
CN105009279B (zh) 半导体器件及制造半导体器件的方法
US6445071B1 (en) Semiconductor device having an improved multi-layer interconnection structure and manufacturing method thereof
CN206412357U (zh) 三维玻璃电感结构
CN100401510C (zh) 半导体装置、半导体主体及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20180608

RJ01 Rejection of invention patent application after publication