KR20050022321A - 마이크로 스트립 라인 구조를 가지는 기판, 마이크로스트립 라인 구조를 가지는 반도체 장치, 및 마이크로스트립 라인 구조를 가지는 기판의 제조 방법 - Google Patents

마이크로 스트립 라인 구조를 가지는 기판, 마이크로스트립 라인 구조를 가지는 반도체 장치, 및 마이크로스트립 라인 구조를 가지는 기판의 제조 방법 Download PDF

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Abstract

마이크로 스트립 라인 구조를 가지는 인터포저(interposer)에 있어서의, 근접하는 도선 사이에서의 전계등에 의한 상호 영향을 포함하는 여러 문제의 해결을 도모한 마이크로 스트립 라인 구조를 가지는 기판, 마이크로 스트립 라인 구조를 가지는 반도체 장치, 및 마이크로 스트립 라인 구조를 가지는 기판의 제조 방법을 제공한다.
본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판(1)은, 마이크로 스트립 라인을 형성하는 신호선층(7)의 주위에, 접지 도전층(5) 및 절연층(6)으로 구성되는 적층막이 배치된다.
또, 마이크로 스트립 라인이 형성되는 홈(9)은, 비굴곡 만곡면 형상을 가진다. 그리고, 신호선층(7)은, 각 홈마다 분리된 구조로 한다.

Description

마이크로 스트립 라인 구조를 가지는 기판, 마이크로 스트립 라인 구조를 가지는 반도체 장치, 및 마이크로 스트립 라인 구조를 가지는 기판의 제조 방법{A substrate having micro strip line structure, a semiconductor having micro strip line structure, and a manufacturing method of a substrate having micro strip line structure}
본 발명은, 반도체 또는 절연체인 기판으로 구성되는 마이크로 스트립 라인 구조를 가지는 기판, 마이크로 스트립 라인 구조를 가지는 반도체 장치, 및 마이크로 스트립 라인 구조를 가지는 기판의 제조 방법에 관한 것이다.
종래부터, 반도체 분야에 있어서는, 프로세스 기술의 미세화가 제품 개발의 중요한 지표로 여겨지고 있어 LSI(Large Scale Integration；대규모 집적회로)의 소형화, 고기능화, 및 저소비 전력등이, 한 개의에 여러가지 기능을 집적하는 SOC(System On a Chip)와 비슷한 프로세스 기술에 의해서 실현되어 왔다.
그러나, SOC에 대해서는, 제품 사이클의 단기화나, 거기에 따르는 개발비의 저감화가 도모하기 어렵다고 하는 문제가 있어, 이것을 보완하는 목적으로, 다종 다양한 다이-칩을 단일의 패키지에 혼재하는 MCM(MultiChip Module)에 의한 수법이 이용되게 되었다. MCM에 대해서는, 개발이 완료된 다이-칩을 그대로 사용할 수 있으므로, 개발 기간의 단기화나, 개발비용의 저감등의 장점이 있다. 또한, 제조 프로세스상으로부터 살펴보면 SOC에 대해서는 문제점으로 여겨져 온, 대용량 플래쉬 메모리 및 DRAM등의 집적이 가능해지는 점도, MCM의 이점이라고 말할 수 있다.
근년, 반도체 장치를 가지는 기기, 특히 휴대형의 기기에 대해서는, 부품의 실장 점수(實裝 點數)의 증가에 대해서, 실장 면적의 부족등에 의한 대응의 곤란성이 현저하게 되어, SOC에 의한 실장의 한계도 지적되고 있다.
이 문제에 대해서, 예를 들면 복수개의 칩을 세로로 적층한 스택형의 MCM에 의해서 실장 면적을 감소시켜, 해결을 도모하는 경향이 강해지고 있다. 즉, MCM에 대한 인식은, SOC를 보완하는 한 수단으로부터, 반도체 기술에 있어서의 주요한 실장 수법으로 바뀌고 있다.
이 MCM에 대해서는, 마이크로 스트립 라인 구조를 가지는 인터포저를 구성하는 기판이 이용된다.
한편, 실리콘보다 완성되는 기판의 표면에 마이크로 스트립 라인 구조를 형성하는 것이 제안되었다(예를 들면 특허 문헌 1).
[특허 문헌 1]특개평 7－336114호 공보(Fig.1, 단락 번호[0006]).
그러나, 근접하는 2개의 도선에 전압을 공급하는 경우, 그 전압이 직류라면, 혹은 교류여도 주파수가 낮으면, 그 2개의 도선이 가지는 저항에 의한 영향만이, 상호의 도선 및 그 내부의 전류에 미쳐지는 것에 대해서, 교류 전류에 대해 주파수가 마이크로파대에 들어가면, 도선 자신의 유도계수나 도선간의 용량에 기인하는 전계에 의해도 상호의 영향이 생기게 된다.
이 문제는, 마이크로파가, 그 주파수의 높이에 기인하고, 일반적으로 표면 효과라고 호칭되는, 도체의 내부보다 표면 부근을 집중적으로 흐르는 성질에 의해서, 한층 그 영향이 크게 된다.
따라서, 마이크로 스트립 라인 구조를 가지는 기판에 대해서는, 각 배선에 있어서의 상호 영향은 일반적인 기판보다 생기기 쉽고, 결과적으로 이 기판을 가지는 반도체 장치 전체의 동작에까지도 지장이 초래될 우려가 있다.
따라서, 일반적으로 MCM를 제작하는 경우에는, SOC에 비해 배선이 장 대화하는 경향도 있는 것을 감안하더라도, 특히 기판이 인터포저와 같은 각 배선간의 거리에 여유를 가지게 하는 것이 어려운 것인 경우에는, 각 배선간의 상호 영향을 가능한한 저감하는 것이 바람직하다.
게다가 기판에 단면이 구형인 홈을 잘라 마이크로 스트립 라인 구조의 배선부를 형성하는 시도도 이루어지고 있지만, 이 구성에 의한 마이크로 스트립 라인 구조는, 커버리지(coverage)의 악화에 의한 절연층이나 도전층등의 층간 밀착성, 각층에 있어서의 결함이나 그에 기인하는 리크의 발생이 문제가 된다.
본 발명의 목적은, 상술한 마이크로 스트립 라인을 가지는 기판과 그 기판을 인터포저로서 가지고 있는 반도체 장치에 있어서의 여러 문제의 해결을 도모하는 것이다.
본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판은, 기판을 구성하는 기판의 적어도 한주면에, 목적으로 하는 마이크로 스트립 라인의 패턴에 대응하는, 비굴곡 만곡면의 내면 형상을 가지는 홈을 가지며, 홈의 내면 형상에 따라서, 접지 도전층과 절연층을 가지는 적층막이 성막되어 적층막상에, 상기 마이크로 스트립 라인을 구성하는 신호선층이 형성되어 신호선층이, 각 홈마다 분리된 구성을 가지는 것을 특징으로 하는 것이다.
덧붙여 비굴곡 만곡면이란, 곡률이 연속적으로 변화하는 곡면이면 좋고, 본 발명에 대해서는, 곡면의 곡률이 반드시 일정한 것이 아니어도 좋다.
또, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판에 대해서는, 상술의 기판이 반도체 혹은 절연체인 구성을 취할 수 있는 것이며, 기판이 절연체인 경우에는, 반도체와 일체로 형성될 수 있는 것이다.
그리고, 상술의 적층막은, 절연층을 복수개 가져서 완성될 수 있다.
본 발명에 의한 마이크로 스트립 라인 구조를 가지는 반도 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 반도체 장치는, 그 기판을 구성하는 기판의 적어도 한주면에, 목적으로 하는 마이크로 스트립 라인의 패턴에 대응하는, 비굴곡 만곡면의 내면 형상을 가지는 홈을 가지며, 홈의 내면 형상에 따라서, 접지 도전층과 절연층을 가지는 적층막이 성막되어 이 적층막상에, 마이크로 스트립 라인을 구성하는 신호선층이 형성되어 신호선층이, 각 홈 마다 분리된 구성을 가지는 것을 특징으로 하는 것이다.
또, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 반도체 장치에 대해서는, 상술의 기판이 반도체 혹은 절연체인 구성을 취할 수 있는 것이며, 기판이 절연체인 경우에는, 반도체와 일체로 형성될 수 있는 것이다.
그리고, 상술의 적층막은, 절연층을 복수개 가져서 완성될 수 있다.
그리고, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 반도체 장치에 대해서는, 반도체 장치는 예를 들면 메인보드 기판과 인터포저 기판이라고 하는 복수개의 기판으로부터 완성되는 구성을 취할 수 있는 것이며, 상술의 기판이, 이 메인보드 기판 또는 인터포저 기판의 적어도 어느 한 쪽을 구성하는 기판으로 할 수 있다.
또, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판의 제조 방법은, 기판을 구성하는 기판의 적어도 한 주면에, 목적으로 하는 마이크로 스트립 라인의 패턴에 대응해 비굴곡 만곡면의 내면 형상을 가지는 홈을 형성하는 홈 형성 공정과 이 홈의 내면 형상에 따라서, 접지 도전층과 절연층을 가지는 적층막을 성막하는 적층 성막 공정과 이 적층막상에 신호선층을 형성하는 공정을 가져, 신호선층을, 각 홈 마다 분리하는 것을 특징으로 하는 것이다.
또, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판에 대해서는, 상술의 기판이 반도체 혹은 절연체인 구성을 취할 수 있는 것이며, 기판이 절연체인 경우에는, 반도체와 일체로 형성될 수 있는 것이다.
그리고, 상술의 적층막은, 절연층을 복수개 가져서 완성될 수 있다.
이하, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판, 마이크로 스트립 라인 구조를 가지는 반도체 장치 및 마이크로 스트립 라인 구조를 가지는 기판의 제조 방법의 실시의 형태예를 설명하지만, 본 발명은, 이 실시의 형태예로 한정되는 것은 아니다.
우선, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판의 실시의 형태예를, 그 제조 방법의 실시의 형태예와 함께, 도면을 참조해 설명한다.
도 1 및 도 2를 참조하고, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판의 제 1의 실시의 형태예를, 그 제조 방법의 실시의 형태예와 함께 설명한다.
[제 1의 실시의 형태예〕
이 실시의 형태예에 대해서는, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판(1)은, 예를 들면 도 1에 그 개략 단면도를 도시한 바와같이, 반도체 기판(2a) 예를 들면 실리콘 인터포저를 구성하는 실리콘 기판으로 구성되며, 이 반도체 기판(2a)에 형성된 예를 들면 단면 반원의 비굴곡 만곡면을 가지는 홈(9)내에, 절연층(4)과 접지 도전층((5))과 절연층 (6)과 신호선층(7)을 가지는 배선(8)이 배치된 구조를 가진다.
이 예에 있어서의 기판(1)의 제조 방법의 실시의 형태예에 대해서, 도 2를 참조해 설명한다.
도 2a에 도시한 바와같이, 우선 예를 들면 실리콘으로 구성되는 반도체 기판(2a)을 준비한다.
이 기판(2a)의 한 주면에, 석판 인쇄에 의해, 홈 형성용의 에칭 마스크가 되는, 목적으로 하는 마이크로 스트립 라인의 패턴에 대응하는 통로를 가지는 레지스트(3)를 형성한다.
그리고, 반도체 기판(2a)의 표면에 있어서, 레지스트(3)의 통로를 통해서, 예를 들면 플라스마 에칭에 의한 등방성 에칭을 실시해서, 예를 들면 단면 반원 통 모양의 비굴곡 만곡면구(9)를 형성하는 홈 형성 공정을 실시한다.
다음에, 도 2b에 도시한 바와같이, 이 플라스마 에칭에 의해 형성한 곡면홈(9)의 내부에, 이 홈(9)의 내면형상에 따라서, 플라스마 CVD(ChemicalVaporDeposit ion)에 의해 예를 들면 SiO로 구성되는 절연층(4)을, 예를 들면 100 nm의 두께로 형성한다. 또한, 그 위에 예를 들면 AlCu로 구성되는 접지 도전층(5)을, 스팩터에 의해, 예를 들면 50nm의 두께로형성한다.
그 후, 도시하지 않았지만, 표면 평탄화의 레지스트를 도포(도시하지 않음)해, 표면으로부터 CMP(Chemical Mechanical Polishing)에 의해서 평탄 연마하고, 각 구간상에 존재하는 접지 도전층(5)을 연마 제거하고, 각 홈 (9)내의 접지 배선층(5)을 분리해, 그 후, 레지스트 박리액에 의해서, 레지스트를 제거한다.
이것에 의해, 도 2c에 도시한 바와같이, 반도체 기판(2a)의 표면에 있어서의 다수의 곡면홈(9)의 내부에, 절연층(4) 및 접지 도전층(5)을 형성한다.
이어서, 도시하지 않았지만, 반도체 기판(2a)의 표면에 있어서의 다수의 곡면홈(9)의 내부에, 절연층(4) 및 접지 도전층(5)에 이어서, 예를 들면 플라스마 CVD에 의해, 절연층(6)을 예를 들면 100 nm의 두께로 형성해, 접지 도전층(5)과 절연층(6)에 의해 적층막을 형성하는 적층 성막공정을 실시한다.
그 후, 스팩터에 의해 예를 들면 AlCu로 구성되는 신호선층(7)을 전면적으로 형성해, 똑같이 평탄화의 레지스트의 도포 및 CMP 처리를 실시하여, 도 1에 도시한 바와같은, 각 홈(9)내의 배선(8)을 서로 분리하는 공정을 실시한다. 이와같이 하여, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판(1)을 제작한다.
이어서, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판의 제 2의 실시의 형태예를, 그 실시의 형태예와 함께, 도 3 및 도 4를 참조해 설명한다.
덧붙여 도 3 및 도 4에 있어서, 도 1 및 도 2와 공통되는 구성요소에 대해서는, 중복 설명을 피하기 위해서 동일한 번호를 도시하고 있다.
[제 2의 실시의 형태예〕
이 실시의 형태예에 대해서는, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판(1)은, 예를 들면 도 3에 그 개략 단면도를 도시한 바와같이, 반도체 기판(2a) 및 절연체 기판(2b)으로 구성되며, 절연체 기판(2b) 에 형성된, 예를 들면 단면 반원의 비굴곡 만곡면을 가지는 홈(9)안에, 접지 도전층(5)과 절연층(6)과 신호선층(7)으로 구성되는 배선(8)이 배치된 구조를 가진다.
이 예에 있어서의 기판(1)의 제조 방법의 실시의 형태예에 대해서, 도 4를 참조해 설명한다.
도 4a에 도시한 바와같이, 우선, 예를 들면 실리콘으로 구성되는 반도체 기판(2a)을 준비한다. 그리고, 이 반도체 기판(2a)의 예를 들면 한 주면에, 예를 들면 CVD에 의해 SiO로 구성되는 낮은 유전율의 절연체 기판 (2b)을 형성하고, 그 후, 절연체 기판(2b)의 예를 들면 한 주면에, 석판 인쇄 기술에 의해, 목적으로 하는 마이크로 스트립 라인의 패턴에 대응하는 통로를 가지는 홈 형성용의 에칭 마스크가 되는 레지스트(3)를 형성한다.
그리고, 절연체 기판(2b)의 표면에 있어서, 레지스트(3)의 통로를 통해서, 예를 들면 플라스마 에칭에 의한 등방성 에칭을 실시해서, 예를 들면 단면 반원 통 모양의 비굴곡 만곡면 홈(9)를 형성하는 홈 형성 공정을 실시한다.
다음에, 도 4b에 도시한 바와같이, 이 플라스마 에칭에 의해 형성한 곡면홈(9)의 내부에, 예를 들면 AlCu로 구성되는 접지 도전층(5)을, 스팩터에 의해, 예를 들면 50nm의 두께로 형성한다.
이어서, 도 4c에 도시한 바와같이, 절연체 기판(2b)의 표면에 있어서의 다수의 곡면홈(9)의 내부에, 홈의 내면 형상에 따라서, 접지 도전층(5)에 이어서, 플라스마 CVD에 의해 절연층(6)을 예를 들면 100nm의 두께로 형성하고, 접지 도전층(5)과 절연층(6)에 의한 적층막을 형성하는 적층 성막 공정을 실시한다.
그 후, 스팩터에 의해 예를 들면 AlCu로 구성되는 신호선층(7)을 전면적으로 형성한다.
그 후, 표면 평탄화의 레지스트를 도포(도시하지 않음)해, 표면으로부터 CMP에 의해서 평탄 연마하고, 각 구간상에 존재하는 접지 도전층(5) 및 신호선층(7)을 연마 제거하고, 각 홈내의 접지 도전층(5) 및 신호선층 (7)을 분리한 후, 레지스트 박리액에 의해서, 레지스트를 제거한다. 이것에 의해, 도 3에 도시한 바와같은, 각 홈(9)내의 배선(8)을 서로 분리하는 공정을 실시한다. 이와같이 하여, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판(1)을 제작한다.
[제 3의 실시의 형태예〕
이 실시의 형태예에 대해서는, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판(1)은, 예를 들면 도 5에 그 개략 단면도를 도시한 바와같이, 반도체 기판(2a) 예를 들면 실리콘 인터포저를 구성하는 실리콘 기판으로 구성되며, 이 반도체 기판(2a)에 형성된 예를 들면 단면 반원의 비굴곡 만곡면을 가지는 홈(9)내에, 절연층(4)과 접지 도전층(5)과 절연층(6)과 신호선층(7)을 가지는 배선(8)이 배치된 구조를 가진다.
상술의 제 1의 실시의 형태예에 있어서는 각 홈(9)간의 접지 도전층 (5)을 서로 분리시켰을 경우를 설명했지만, 이 접지 도전층(5)은, 이 제 3의 실시의 형태예에 있어서 설명한 바와같이 서로 연결한 구조로 할 수 있다.
이 예에 있어서의 기판(1)의 제조 방법의 실시의 형태예에 대해서, 도 6을 참조해 설명한다.
도 6a에 도시한 바와같이, 우선 예를 들면 실리콘으로 구성되는 반도체 기판(2a)을 준비한다. 이 기판(2a)의 한 주면에, 석판 인쇄에 의해, 홈 형성용의 에칭 마스크가 되는 레지스트(3)를 형성한다.
그리고, 반도체 기판(2a)의 표면에 있어서, 레지스트(3)의 통로를 통해서, 예를 들면 플라스마 에칭에 의한 등방성 에칭을 실시해서, 예를 들면 단면 반원 통 모양의 비굴곡 만곡면홈(9)을 형성하는 홈 형성 공정을 실시한다.
다음에, 도 6b에 도시한 바와같이, 이 플라스마 에칭에 의해 형성한 곡면홈(9)의 내부에, 이 홈(9)의 내면 형상에 따라서, 플라스마 CVD(Chemi calVaporDeposition)에 의해 예를 들면 SiO로 구성되는 절연층(4)을, 예를 들면 100nm의 두께로 형성한다. 또한, 그 위에 예를 들면 AlCu로 구성되는 접지 도전층(5)을, 스팩터에 의해, 예를 들면 50nm의 두께로 형성한다.
이어서, 도시하지 않았지만, 반도체 기판(2a)의 표면에 있어서의 다수의 곡면홈의 내부에, 절연층(4) 및 접지 도전층(5)에 이어서, 예를 들면 플라스마 CVD에 의해, 절연층(6)을 예를 들면 100nm의 두께로 형성하고, 접지 도전층(5)과 절연층(6)에 의한 적층막을 형성하는 적층 성막 공정을 실시한다.
그 후, 스팩터에 의해 예를 들면 AlCu로 구성되는 신호선층(7)을 전면적으로 형성해, 평탄화의 레지스트의 도포 및 CMP 처리를 실시하여, 도 5에 도시한 바와같은, 각 홈(9)내의 신호선층(7)을 서로 분리하는 공정을 실시한다.
이와 같이 하여, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판(1)을 제작한다.
[제 4의 실시의 형태예〕
이 실시의 형태예에 대해서는, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판(1)은, 예를 들면 도 7에 그 개략 단면도를 도시한 바와같이, 반도체 기판(2a) 및 절연체 기판(2b)으로 구성되며, 절연체 기판(2b)에 형성된, 예를 들면 단면 반원의 비굴곡 만곡면을 가지는 홈(9)내에, 접지 도전층(5)과 절연층(6)과 신호선층(7)으로 구성되는 배선(8)이 배치된 구조를 가진다.
이 예에 있어서의 기판(1)의 제조 방법의 실시의 형태예에 대해서, 도 8을 참조해 설명한다.
도 8a에 도시한 바와같이, 우선, 예를 들면 실리콘으로 구성되는 반도체 기판(2a)을 준비한다.
그리고, 이 반도체 기판(2a)의 예를 들면 한 주면에, 예를 들면 CVD에 의해 SiO로 구성되는 낮은 유전율의 절연체 기판(2b)을 형성하고, 그 후, 절연체 기판(2b)의 예를 들면 한 주면에, 석판 인쇄 기술에 의해, 목적으로 하는 마이크로 스트립 라인의 패턴에 대응하는 통로를 가지는 홈 형성용의 에칭 마스크가 되는 레지스트(3)를 형성한다.
그리고, 절연체 기판(2b)의 표면에 있어서, 레지스트(3)의 통로를 통해서, 예를 들면 플라스마 에칭에 의한 등방성 에칭을 실시해서, 예를 들면 단면 반원 통 모양의 비굴곡 만곡면홈(9)을 형성하는 홈 형성 공정을 실시한다.
다음에, 도 8b에 도시한 바와같이, 이 플라스마 에칭에 의해 형성한 곡면홈(9)의 내부에, 예를 들면 AlCu로 구성되는 접지 도전층 (5)을, 스팩터에 의해, 예를 들면 50nm의 두께로 형성한다.
이어서, 도 8c에 도시한 바와같이, 절연체 기판(2b)의 표면에 있어서의 다수의 곡면홈(9)의 내부에, 홈의 내면 형상에 따라서, 접지 도전층(5)에 이어서, 플라스마 CVD에 의해 절연층(6)을 예를 들면 100nm의 두께로 형성하고, 접지 도전층(5)과 절연층(6)에 의한 적층막을 형성하는 적층 성막 공정을 실시한다.
그 후, 스팩터에 의해 예를 들면 AlCu로 구성되는 신호선층(7)을 전면적으로 형성한다.
그 후, 표면 평탄화의 레지스트를 도포(도시하지 않음)해, 표면으로부터 CMP에 의해서 평탄 연마하고, 각 홈 사이에 존재하는 신호선층(7)을 연마 제거하고, 각 홈내의 신호선층(7)을 분리한 후, 레지스트 박리액에 의해서, 레지스트를 제거한다. 이것에 의해, 도 7에 도시한 바와같은, 각 홈(9)내의 신호선층(7)을 서로 분리하는 공정을 실시한다.
이와 같이 하고, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판(1)을 제작한다.
덧붙여 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판에 대해서는, 공정 및 목적으로 하는 기판 구성의 내용에 따라, CMP를 포함하는 각 공정은 적당하게 실시할 수 있다.
이어서, 상술의 마이크로 스트립 라인 구조를 가지는 기판으로 구성되며, 마이크로 스트립 라인 구조를 가지는 반도체 장치의 실시의 형태예에 대해서, 도 9 ~ 도 11을 참조해 설명한다.
이 마이크로 스트립 라인 구조를 가지는 반도체 장치(21)는, 도 9에 그 개략 구성도를 도시한 바와같이, 마이크로 스트립 라인 구조를 가지는 기판(1)을 가지며, 또, 복수개의 반도체 칩, 예를 들면 일반적으로 메모리라고 호칭되는 내부기억장치(22)와 예를 들면 CPU(중앙연산 처리장치)(23)와 예를 들면 RF(고주파)회로(24)를 가진다.
내부기억장치(22)와 CPU(23)와 RF회로(24)가, 기판(1)에 형성된 마이크로 스트립 라인 구조에 의한 배선(8)에 의해, 전기적으로 서로 연결된다.
그리고, 본 발명에 의한 반도체 장치(21)내에 있어서의 기판(1)을, 예를 들면 상술한 실리콘 인터포저로 하며, 다층 배선 구조를 가지는 반도체 장치에 대해도, 마이크로 스트립 라인 구조를 가지는 구성이 취해질 수 있다.
본 발명에 의한 마이크로 스트립 라인 구조를 가지는 반도체 장치의 형성 및 구조의 제 1 및 제 2의 실시의 형태예에 대해서, 도 10 및 도 11을 참조하고, 그 제조 방법과 함께 설명한다.
[제 1의 실시의 형태〕
이 실시의 형태예에 대해서는, 우선, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판면에, 그 전면에 걸쳐, 도 10a에 도시한 바와같이, 예를 들면 플라스마 CVD에 의해서 SiN로 구성되는 보호막(11)을 형성한다.
이 경우, 예를 들면 도 1에서 설명한 마이크로 스트립 라인 구조를 가지는 기판(1)에 있어서, 그 배선(8)의 소정의 부분에, 도 6b에 도시한 바와같이, 배선(8)과 동시에 형성된 폭이 넓은 소위 패드부(8a)가 형성되고 있다.
이 구조에 있어서, 보호막(11)의 패드부(8a)상에, 범프(bump) 형성을 위해서 보호막(11)에 통로(11a)를 열어 이 통로(11a)를 통해서 예를 들면 T i／Cu계로 구성되는 바리어(barrier) 메탈층 즉 제 1범프 형성층(12)을 스팩터에 의해, 예를 들면 Ni로 구성되는 제 2범프 형성층(13)을 도금에 의해, 각각 형성한다.
그 후, 제 2범프 형성층(13)상에, 예를 들면 Sn／Ag계로 구성되는 제3범프 형성층(14)을 도금에 의해 형성하며, 리플로우에 의해서 제 3범프 형성층(14)의 견부를 완만한 볼록면으로 만들며, 도 10b에 도시한 바와같이 범프(15)를 형성한다.
그리고, 도 9의 X－X′에 있어서의 개략 단면도인 도 10c에 도시한 바와같이, 배선(8)과 범프(15)를 통해, 내부기억장치(22)혹은 고주파 RF회로(24)를 기판 (1)상에 배치하고, 반도체 장치(21)를 형성하는 것이다.
[제 2의 실시의 형태〕
이 실시의 형태예에 대해서는, 우선, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판면에, 그 전면에 걸쳐, 도 11a에 도시한 바와같이, 예를 들면 플라스마 CVD에 의해서 SiN로 구성되는 보호막(11)을 형성한다.
이 경우, 예를 들면 도 3에서 설명한 마이크로 스트립 라인 구조를 가지는 기판(1)에 있어서, 그 배선(8)의 소정부에, 도 7b에 도시한 바와같이, 배선(8)과 동시에 형성된 폭이 넓은 소위 패드부(8a)가 형성되고 있다.
이 구조에 있어서, 보호막(11)의 패드부(8a)상에, 범프 형성을 위해서 보호막(11)에 통로(11a)를 열어, 이 통로(11a)를 통해서 예를 들면 Ti／Cu계로 구성되는 바리어 메탈층 즉 제 1범프 형성층(12)을 스팩터에 의해, 예를 들면 Ni로 구성되는 제 2범프 형성층(13)을 도금에 의해, 각각 형성한다.
그 후, 제 2범프 형성층(13)상에, 예를 들면 Sn／Ag계로 구성되는 제 3범프 형성층(14)을 도금에 의해 형성하고, 리플로우에 의해서 제 3범프 형성층(14)의 견부를 완만한 볼록면으로 만들며, 도 11b에 도시한 바와같이, 범프(15)를 형성한다.
그리고, 도 9의 X－X′에 있어서의 개략 단면도인 도 11c에 도시한 바와같이, 배선(8)과 범프(15)를 통해, 내부기억장치(22)혹은 고주파 RF회로(24)를 기판(1) 위에 배치하고, 반도체 장치(21)를 형성하는 것이다.
이상, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 반도체 장치의 실시의 형태예를 설명했지만, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 반도체 장치는, 이 실시의 형태예에 한정되는 것이 아니고, 여러 가지의 변경 및 변형을 이루어질 수 있는 것은 말할 필요도 없다.
예를 들면, 도 12및 도 13에 그 개략 단면도를 도시한 바와같이, 마이크로 스트립 라인 구조를 가지는 기판의 제 3 및 제 4의 실시의 형태예에 있어서의 기판(1), 즉 도 5 및 도 7에 도시한, 각 홈(9)내의 접지 도전층 (5)이 서로 연결된 구조를 가지는 기판(1)의 기판면에, 그 전면에 걸쳐 예를 들면 플라스마 CVD에 의해서 SiN로 구성되는 보호막(11)이 형성되어 구성되는 장치로도 할 수도 있다.
또한, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판 및 마이크로 스트립 라인 구조를 가지는 기판의 제조 방법은, 이 실시의 형태예에 한정되는 것이 아니고, 여러 가지의 변경 및 변형을 이루어질 수 있는 것은 말할 필요도 없다.
예를 들면, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판에 대해서는, 예를 들면 반도체 기판(2a) 또는 절연체 기판(2b)에 형성되는 홈의 형상은, 반드시 곡률이 일정한 곡면에 한정되는 것이 아니고, 그 곡률이 연속적으로 변화하는, 오벌형 즉 타원형등의 비굴곡 만곡면이라면 좋다.
또, 접지 도전층과 절연층으로 구성되는 적층막은, 용도 및 필요에 따라서, 절연층을 복수개 가지는 구성으로 할 수 있는 것이다.
예를 들면, 도 14a 및 도 14b에 도시한 바와같이, 마이크로 스트립 라인 구조를 가지는 기판에 있어서, 절연층(4) 및 절연층(6)과, 기판상의 전면에 걸쳐 절연층(31)을, 소망하는 두께 및 형상으로 배치하는 구성으로 할 수도 있는 것이다.
본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판에 대해서는, 반도체의 기판을 가지도록 구성되므로, 반도체 제조 기술을 이용하는 것이 가능해지며, 미세 가공을 용이하게 실시할 수 있어 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 반도체 장치에 대해서는, 용이하게 고집적화가 도모된다.
본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판에 대해서는, 신호선층이 기판에 파묻혀 게다가 신호선층이 절연층 및 접지 도전층으로 구성되는 적층막에 의해 둘러싸인 구조를 가지므로, 근접하는 복수개의 도선간에 있어서의, 각 배선의 전계에 의해 초래되는 상호 영향의 저감이 도모된다.
따라서, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 반도체 장치에 대해서는, 고속 동작이 가능해지는 것이다.
게다가 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판에 대해서는, 절연체 기판을 이용하는 경우에, 반도체 기판과 일체로 형성되므로, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 반도체 장치에 대해서는, 기판의 기계적 및 물리적 강도의 저하의 방지가 도모된다.
본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판에 대해서는, 반도체의 기판을 가지도록 구성되므로, 반도체 제조 기술을 이용하는 것이 가능해져, 미세 가공을 용이하게 실시할 수 있게 되어, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 반도체 장치에 대해서는, 용이하게 고집적화가 도모된다.
게다가 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판에 대해서는, 복수개의 배선에 있어서의 접지 도전층이 공통화된 구조로 할 수 있으므로, 각 홈내의 접지 도전층에 대해서 개별적으로 접지 전위를 부여할 필요가 없다.
본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판의 제조 방법에 의하면, 마이크로 스트립 라인이 형성되는 홈의 형상을, 예를 들면 반원통형의 곡면 구조로 함으로써, 커버리지의 개선이 도모되며, 절연층이나 도전층등의 각층간의 밀착성의 향상이 도모된다. 따라서, 각층에 있어서의 단선의 회피가 도모되는 등, 본 발명 구성에 의하면, 중요하고도 많은 효과를 가져올 수 있는 것이다.
도 1은, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판의 일례의 개략 횡단면도이다.
도 2는, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판의 일례에 있어서의, 한 개의 제조 공정에 있어서의 개략 단면도이다.
도 3은, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판의 일례의 개략 횡단면도이다.
도 4는, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판의 일례에 있어서의, 한 개의 제조 공정에 있어서의 개략 단면도이다.
도 5는, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판의 일례의 개략 횡단면도이다.
도 6은, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판의 일례에 있어서의, 한 개의 제조 공정에 있어서의 개략 단면도이다.
도 7은, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판의 일례의 개략 횡단면도이다.
도 8은, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판의 일례에 있어서의, 한 개의 제조 공정에 있어서의 개략 단면도이다.
도 9는, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 반도체 장치의 일례의 개략 표면도이다.
도 10은, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 반도체 장치의 일례의 구조를 나타내는 개략 단면도이다.
도 11은, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 반도체 장치의 일례의 구조를 나타내는 개략 단면도이다.
도 12는, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 반도체 장치의 일례의 제조의 한 개의 공정에 있어서의 개략 단면도이다.
도 13은, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 반도체 장치의 일례의 제조의 한 개의 공정에 있어서의 개략 단면도이다.
도 14는, 본 발명에 의한 마이크로 스트립 라인 구조를 가지는 기판의 일례의 개략 횡단면도이다.

Claims (16)

  1. 마이크로 스트립 라인 구조를 가지는 기판에 있어서,
    상기 기판을 구성하는 기체의 적어도 한 주면에, 목적으로 하는 마이크로 스트립 라인의 패턴에 대응하는, 비굴곡 만곡면의 내면 형상을 가지는 홈을 가지며, 해당 홈의 내면 형상에 따라서, 접지 도전층과 절연층을 가지는 적층막이 성막 되어 상기 적층막상에, 상기 마이크로 스트립 라인을 구성하는 신호선층이 형성되어 상기 신호선층이, 각 상기 홈 마다 분리된 구성을 가지는 것을 특징으로 하는 마이크로 스트립 라인 구조를 가지는 기판.
  2. 제 1항에 있어서,
    상기 기판이 반도체인 것을 특징으로 하는 마이크로 스트립 라인 구조를 가지는 기판.
  3. 제 1항에 있어서,
    상기 기판이 절연체인 것을 특징으로 하는 마이크로 스트립 라인 구조를 가지는 기판.
  4. 제 3항에 있어서,
    상기 절연체가, 반도체와 일체로 형성되는 것을 특징으로 하는 마이크로 스트립 라인 구조를 가지는 기판.
  5. 제 1항에 있어서,
    상기 적층막이, 절연층을 복수개 가져서 완성되는 것을 특징으로 하는 마이크로 스트립 라인 구조를 가지는 기판.
  6. 마이크로 스트립 라인 구조를 가지는 반도체 장치에 있어서,
    상기 반도체 장치의 기판을 구성하는 기판의 적어도 한주면에, 목적으로 하는 마이크로 스트립 라인의 패턴에 대응하는, 비굴곡 만곡면의 내면 형상을 가지는 홈을 가지며, 해당 홈의 내면 형상에 따라서, 접지 도전층과 절연층을 가지는 적층막이 성막 되어 상기 적층막상에, 상기 마이크로 스트립 라인을 구성하는 신호선층이 형성되어 상기 신호선층이, 각 상기홈 마다 분리된 구성을 가지는 것을 특징으로 하는 마이크로 스트립 라인 구조를 가지는 반도체 장치.
  7. 제 6항에 있어서,
    상기 기판이 반도체인 것을 특징으로 하는 마이크로 스트립 라인 구조를 가지는 반도체 장치.
  8. 제 6항에 있어서,
    상기 기판이 절연체인 것을 특징으로 하는 마이크로 스트립 라인 구조를 가지는 반도체 장치.
  9. 제 8항에 있어서,
    상기 절연체가, 반도체와 일체로 형성되는 것을 특징으로 하는 마이크로 스트립 라인 구조를 가지는 반도체 장치.
  10. 제 6항에 있어서,
    상기 적층막이, 절연층을 복수개 가져서 완성되는 것을 특징으로 하는 마이크로 스트립 라인 구조를 가지는 반도체 장치.
  11. 제 6항에 있어서,
    상기 반도체 장치가, 메인보드 기판과 인터포저 기판으로 구성되는 반도체 장치이며,
    상기 기판이, 상기 메인보드 기판 또는 상기 인터포저 기판의 적어도 어느 한 쪽을 구성하는 기판이 되는 것을 특징으로 하는 마이크로 스트립 라인 구조를 가지는 반도체 장치.
  12. 마이크로 스트립 라인 구조를 가지는 기판의 제조 방법에 있어서,
    상기 기판을 구성하는 기판의 적어도 한 주면에, 목적으로 하는 마이크로 스트립 라인의 패턴에 대응하고, 비굴곡 만곡면의 내면 형상을 가지는 홈을 형성하는 홈 형성 공정과 해당 홈의 내면 형상에 따라서, 접지 도전층과 절연층을 가지는 적층막을 성막 하는 적층성막 공정과 상기 적층막상에 신호선층을 형성하는 공정을 가지며, 상기 신호선층을, 각 상기홈 마다 분리하는 것을 특징으로 하는 마이크로 스트립 라인 구조를 가지는 기판의 제조 방법.
  13. 제 12항에 있어서,
    상기 기판이 반도체인 것을 특징으로 하는 마이크로 스트립 라인 구조를 가지는 기판의 제조 방법.
  14. 제 12항에 있어서,
    상기 기판이 절연체인 것을 특징으로 하는 마이크로 스트립 라인 구조를 가지는 기판의 제조 방법.
  15. 제 14항에 있어서,
    상기 절연체를, 반도체와 일체로 형성하는 공정을 가지는 것을 특징으로 하는 마이크로 스트립 라인 구조를 가지는 기판의 제조 방법.
  16. 제 12항에 있어서,
    상기 적층성막 공정에 있어서, 절연층을 복수개 형성하는 것을 특징으로 하는 마이크로 스트립 라인 구조를 가지는 기판의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101358925B1 (ko) * 2007-10-18 2014-02-06 삼성전자주식회사 인터포저 및 이를 갖는 프로브 카드

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7889031B2 (en) * 2004-11-24 2011-02-15 Banpil Photonics, Inc. High-speed electrical interconnects and method of manufacturing
JP4797980B2 (ja) * 2006-12-28 2011-10-19 富士電機株式会社 薄膜トランスおよびその製造方法
JP4912960B2 (ja) * 2007-06-06 2012-04-11 日本メクトロン株式会社 プリント配線板
EP2544042B1 (en) * 2010-03-02 2016-08-31 National Institute for Materials Science Electromagnetic wave resonator, method of manufacturing same, and electromagnetic wave generator element employing same
US8884725B2 (en) 2012-04-19 2014-11-11 Qualcomm Mems Technologies, Inc. In-plane resonator structures for evanescent-mode electromagnetic-wave cavity resonators
US9178256B2 (en) * 2012-04-19 2015-11-03 Qualcomm Mems Technologies, Inc. Isotropically-etched cavities for evanescent-mode electromagnetic-wave cavity resonators
JP2014013333A (ja) * 2012-07-05 2014-01-23 National Institute For Materials Science 電磁波共振器、電磁波発生素子及びそれらの製造方法
US8802504B1 (en) * 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
JP7155930B2 (ja) * 2018-11-20 2022-10-19 トヨタ自動車株式会社 ハイブリッド車両の制御システム
WO2024196400A1 (en) * 2023-03-20 2024-09-26 Microchip Technology Incorporated Interposer with lines having portions separated by barrier layers

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3982271A (en) * 1975-02-07 1976-09-21 Rca Corporation Heat spreader and low parasitic transistor mounting
US5075655A (en) * 1989-12-01 1991-12-24 The United States Of America As Represented By The Secretary Of The Navy Ultra-low-loss strip-type transmission lines, formed of bonded substrate layers
US5510758A (en) * 1993-04-07 1996-04-23 Matsushita Electric Industrial Co., Ltd. Multilayer microstrip wiring board with a semiconductor device mounted thereon via bumps
US5519363A (en) 1994-05-31 1996-05-21 The Whitaker Corporation Controlled impedance lines connected to optoelectronic devices
JP3141692B2 (ja) * 1994-08-11 2001-03-05 松下電器産業株式会社 ミリ波用検波器
JPH08125412A (ja) * 1994-10-19 1996-05-17 Mitsubishi Electric Corp 伝送線路，及びその製造方法
SG99939A1 (en) * 2000-08-11 2003-11-27 Casio Computer Co Ltd Semiconductor device
US6720245B2 (en) * 2000-09-07 2004-04-13 Interuniversitair Microelektronica Centrum (Imec) Method of fabrication and device for electromagnetic-shielding structures in a damascene-based interconnect scheme

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101358925B1 (ko) * 2007-10-18 2014-02-06 삼성전자주식회사 인터포저 및 이를 갖는 프로브 카드

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Publication number Publication date
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