CN108133881B - 半导体装置的制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置的制造方法，能够更准确地控制肖特基电极的势垒高度。该半导体装置的制造方法具有安设工序、处理工序、取出工序及肖特基接触工序。在安设工序中，在具有负载锁定室和成膜室的电极形成装置的负载锁定室内安设多个辅助半导体晶片和以SiC为主材料的多个主半导体晶片。在处理工序中，在对负载锁定室和成膜室进行了减压的状态下，反复进行将多个主半导体晶片中的一部分从负载锁定室输送到成膜室并在输送到成膜室内的主半导体晶片的表面上形成表面电极的处理。在取出工序中，从电极形成装置取出多个辅助半导体晶片和形成有表面电极的多个主半导体晶片。在肖特基接触工序中，使表面电极与主半导体晶片进行肖特基接触。

Description

半导体装置的制造方法
技术领域
本说明书公开的技术涉及具有肖特基电极的半导体装置的制造方法。
背景技术
专利文献1公开了在以SiC(碳化硅)为主材料的半导体晶片的表面上形成肖特基电极的技术。在该技术中，肖特基电极的与半导体晶片接触的部分由氧化物层构成。根据该技术，能够提高肖特基电极的势垒高度。
在先技术文献
专利文献1：日本特开2010-225877号公报
发明内容
发明要解决的课题
在以SiC为主材料的半导体晶片的表面形成肖特基电极时，能够使用具有装载锁定室和成膜室的电极形成装置。在使用上述的电极形成装置的情况下，首先，在负载锁定室内安设多个半导体晶片。接下来，对负载锁定室和成膜室的内部进行减压。接下来，从负载锁定室将预定数量(例如一块)的半导体晶片向成膜室输送，在成膜室内在半导体晶片的表面形成表面电极。当在成膜室内表面电极的形成完成时，将另一半导体晶片从负载锁定室向成膜室输送，而在输送来的半导体晶片形成表面电极。通过反复进行该处理，而在各半导体晶片的表面形成表面电极。然后，从电极形成装置取出半导体晶片，对半导体晶片实施热处理等，由此能够使表面电极与半导体晶片进行肖特基接触。或者，也可以在形成表面电极的同时，使表面电极与半导体晶片进行肖特基接触。即，表面电极成为肖特基电极。
在使用上述电极形成装置来形成肖特基电极的情况下，可知按照各半导体晶片而肖特基电极的势垒高度产生变动。更详细而言，可知在安设在负载锁定室内的多个半导体晶片中，在较早的时间点形成表面电极的半导体晶片(以下，称为早期的半导体晶片)与在较晚的时间点形成表面电极的半导体晶片(以下，称为晚期的半导体晶片)相比，肖特基电极的势垒高度升高。因此，在量产时，难以准确地控制肖特基电极的势垒高度。因此，在本说明书中，提供一种更准确地控制肖特基电极的势垒高度的技术。
用于解决课题的方案
作为势垒高度产生差异的理由之一，本申请发明者们想到了半导体晶片的表面的水分量的影响。通常，在半导体晶片的表面存在微量的水分。当在半导体晶片的表面形成肖特基电极时，可想到水分中的氧原子进入半导体晶片与肖特基电极的界面(肖特基界面)。氧原子可认为在肖特基界面处作为某些氧化物而存在。势垒高度根据肖特基界面的状态不同而受到较大的影响，因此可认为根据存在于肖特基界面的氧原子的量不同而势垒高度发生变化。即，可认为在形成肖特基电极时，根据半导体晶片的表面存在的水分量不同而肖特基电极的势垒高度发生变化。
当在负载锁定室内安设多个半导体晶片并对负载锁定室内进行减压时，水分从半导体晶片的表面脱离(气化)。因此，在负载锁定室内等待期间，半导体晶片的表面的水分量减少。早期的半导体晶片由于在负载锁定室内等待的时间短，因此以表面的水分量多的状态在其表面形成表面电极。因此，在早期的半导体晶片中，可认为进入肖特基界面的氧原子多，其肖特基界面的势垒高度高。另一方面，晚期的半导体晶片由于在负载锁定室内等待的时间长，因此以表面的水分量少的状态在其表面形成表面电极。因此，在晚期的半导体晶片中，可认为进入肖特基界面的氧原子少，其肖特基界面的势垒高度低。基于以上的考察，在本说明书中提出了以下的制造方法。
本说明书公开的半导体装置的制造方法具有安设工序、处理工序、取出工序及肖特基接触工序。在安设工序中，在具有负载锁定室和成膜室的电极形成装置的上述负载锁定室内安设多个辅助半导体晶片和以SiC为主材料的多个主半导体晶片。在处理工序中，在对上述负载锁定室和上述成膜室进行了减压的状态下，反复进行将上述多个主半导体晶片中的一部分从上述负载锁定室输送到上述成膜室并在输送到上述成膜室内的上述主半导体晶片的表面上形成表面电极的处理。在取出工序中，从上述电极形成装置取出上述多个辅助半导体晶片和形成有上述表面电极的上述多个主半导体晶片，在上述多个辅助半导体晶片上没有通过上述电极形成装置形成电极。在肖特基接触工序中，使上述表面电极与上述主半导体晶片进行肖特基接触。
需要说明的是，上述“辅助半导体晶片”可以是以SiC为主材料的半导体晶片，也可以是其他半导体晶片。而且，也可以在上述“主半导体晶片”和“辅助半导体晶片”的表面设置绝缘层等。而且，“肖特基接触工序”可以在任意的时间点实施。例如，可以在表面电极的形成后实施肖特基接触工序。而且，可以在主半导体晶片的表面形成表面电极的同时，使表面电极与主半导体晶片进行肖特基接触。在该情况下，肖特基接触工序可以看作在主半导体晶片的表面形成表面电极的同时实施。
在该制造方法中，在安设工序中，在负载锁定室内安设主半导体晶片和辅助半导体晶片。然后，在处理工序中，对负载锁定室和成膜室进行减压。在处理工序的期间，将主半导体晶片依次向成膜室输送而在其表面形成表面电极。在各主半导体晶片的表面上形成了表面电极之后，不在辅助半导体晶片的表面上形成电极，在取出工序中从电极形成装置取出主半导体晶片和辅助半导体晶片。即，在处理工序中，不在辅助半导体晶片的表面形成电极。即，在以往的制造方法中，对于安设在负载锁定室内的全部半导体晶片形成表面电极，与此相对，在本说明书公开的制造方法中，在安设于负载锁定室内的半导体晶片中的主半导体晶片上形成表面电极，但是在辅助半导体晶片上不形成电极。在这一点上，本说明书公开的制造方法与以往的制造方法不同。在肖特基接触工序中，表面电极与主半导体晶片进行肖特基接触。即，形成肖特基电极。
在以往的制造方法中，当对负载锁定室进行减压时，水分从负载锁定室内的半导体晶片的表面脱离。在负载锁定室的减压刚开始之后，负载锁定室的空间中的水分浓度较高。随着从负载锁定室的减压开始起的时间的经过而负载锁定室的空间中的水分浓度下降，各半导体晶片的表面的水分量下降。在以往的制造方法中，对于负载锁定室内的全部的半导体晶片形成表面电极(成为肖特基电极的电极)，因此晚期的半导体晶片(尤其是最后的半导体晶片)在负载锁定室内等待的时间长。因此，对于晚期的半导体晶片，以表面的水分极少的状态形成表面电极。因此，晚期的半导体晶片的势垒高度与早期的半导体晶片的势垒高度相比大幅降低。
另一方面，在本说明书公开的制造方法中，当对负载锁定室进行减压时，水分从负载锁定室内的主半导体晶片及辅助半导体晶片的表面脱离。如果使主半导体晶片及辅助半导体晶片的总数与以往的制造方法的半导体晶片的总数为相同程度，则在本说明书公开的制造方法中，能够将与以往的制造方法大致相同程度或其以上的量的水分向负载锁定室内供给。而且，在本说明书公开的制造方法中，在主半导体晶片上形成表面电极(成为肖特基电极的电极)，不在辅助半导体晶片上形成电极，因此在全部主半导体晶片上形成肖特基电极所需的时间较短。因此，晚期的主半导体晶片在负载锁定室内等待的时间较短。因此，在对于晚期的主半导体晶片形成肖特基电极之前的期间，负载锁定室内的空间中的水分浓度不怎么下降。因此，晚期的主半导体晶片的表面的水分量不怎么下降。因此，对于晚期的半导体晶片，以表面的水分比较多的状态形成表面电极。因此，晚期的半导体晶片的势垒高度虽然比早期的半导体晶片的势垒高度低，但是其差较小。
这样，在本说明书公开的制造方法中，能够向负载锁定室内供给与以往的制造方法相同程度或其以上的水分，另一方面，晚期的主半导体晶片在负载锁定室内等待的时间短。因此，能够抑制肖特基电极的势垒高度的偏差。
附图说明
图1是电极形成装置的概略图。
图2是表示实施例1的制造方法的流程图。
图3是主半导体晶片及辅助半导体晶片的剖视图。
图4是安设的半导体晶片的说明图。
图5是电极形成后的主半导体晶片的剖视图。
图6是电极印刻图形后的主半导体晶片的剖视图。
图7是按照每一个安设的半导体晶片的块数来表示等待时间与势垒高度的关系的曲线图。
图8是表示使用了实施例1的制造方法时的等待时间与势垒高度的关系的曲线图。
图9是以实施例2的第一次的工序序列安设的半导体晶片的说明图。
图10是以实施例2的第二次的工序序列安设的半导体晶片的说明图。
具体实施方式
实施例1
图1示出在实施例的制造方法中使用的电极形成装置90。电极形成装置90具有负载锁定室92、输送室94、加热室96及成膜室98。需要说明的是，电极形成装置90的其他室在以下说明的制造方法中不使用，因此省略说明。负载锁定室92、加热室96及成膜室98与输送室94连接。在输送室94与其他室(负载锁定室92、加热室96及成膜室98)之间设有能够开闭的门。负载锁定室92、输送室94、加热室96及成膜室98各自的内部能够进行减压。负载锁定室92具有取出口。经由取出口，能够从外部向负载锁定室92搬入半导体晶片，并能够从负载锁定室92向外部搬出半导体晶片。在输送室94内设置有用于输送半导体晶片的输送装置。输送装置在负载锁定室92、加热室96及成膜室98之间输送半导体晶片。加热室96能够在其内部对半导体晶片进行加热。成膜室98能够在其内部在半导体晶片的表面成膜出金属膜。
在实施例1中，使用电极形成装置90来制造具有肖特基电极的半导体装置。制造的半导体装置可以是肖特基势垒二极管(以下，称为SBD)，也可以是SBD与其他半导体元件组合而成的半导体装置，还可以是具有肖特基电极的其他半导体装置。图2是表示实施例1的半导体装置的制造方法的流程图。如图2所示，在实施例1的制造方法中，使用主半导体晶片10和辅助半导体晶片20。主半导体晶片10和辅助半导体晶片20是以SiC为主材料的半导体晶片。主半导体晶片10是变成产品的半导体晶片，在其内部形成有半导体元件构造。辅助半导体晶片20是不变成产品的半导体晶片，在其内部未形成半导体元件构造。
图3示出主半导体晶片10和辅助半导体晶片20的截面。需要说明的是，图3示出主半导体晶片10与辅助半导体晶片20的共同的构造。在图2的步骤S2中，如图3所示，在主半导体晶片10的表面10a形成绝缘层12。更详细而言，首先，通过常压CVD(Chemical VaporDeposition：化学气相沉积)，在主半导体晶片10的表面10a整体形成绝缘层12。绝缘层12由氧化硅构成。当通过常压CVD形成绝缘层12时，绝缘层12的表面侧变得致密，主半导体晶片10侧比表面侧疏松(porous)。接下来，选择性地对绝缘层12进行蚀刻，由此如图3所示在绝缘层12形成多个开口部14。主半导体晶片10的表面10a在开口部14内露出。
在步骤S4中，通过氟酸从主半导体晶片10的表面10a去除自然氧化膜。进一步，通过流水对主半导体晶片10的表面进行清洗。此时，主半导体晶片10的表面被赋予水分。
在步骤S6中，如图3所示，在辅助半导体晶片20的表面20a形成绝缘层22。更详细而言，首先，通过常压CVD，在辅助半导体晶片20的表面20a整体形成绝缘层22。绝缘层22由氧化硅构成。当通过常压CVD形成绝缘层22时，绝缘层22的表面侧变得致密，辅助半导体晶片20侧比表面侧疏松。接下来，通过选择性地对绝缘层22进行蚀刻而如图3所示地在绝缘层22形成多个开口部24。辅助半导体晶片20的表面20a在开口部24内露出。而且，绝缘层22的疏松的部分(辅助半导体晶片20侧的部分)在开口部24的侧面露出。需要说明的是，在步骤S6中，可以如上所述地新生成图3所示的构造的辅助半导体晶片20，但也可以仅准备预先生成的图3所示的构造的辅助半导体晶片20。例如，可以再次使用以前实施的制造工序中使用过的辅助半导体晶片20。
在步骤S8中，通过流水对图3所示的辅助半导体晶片20进行清洗。此时，辅助半导体晶片20的表面被赋予水分。
在步骤S10中，将主半导体晶片10和辅助半导体晶片20安设在电极形成装置90的负载锁定室92内。如图4所示，在负载锁定室92内设置有具备多个插槽的架子92a。对各插槽从下侧起附以编号。在插槽1中设置模拟半导体晶片。模拟半导体晶片是用于使电极形成工序稳定的半导体晶片，不是作为产品的半导体晶片。在插槽2～8中设置主半导体晶片10。在插槽9～25中设置辅助半导体晶片20。在插槽1～25中设置了各半导体晶片之后，将负载锁定室92密闭，对负载锁定室92内进行减压。需要说明的是，其他室(即，输送室94、加热室96及成膜室98等)已经被减压。
在步骤S12中，通过输送室94内的输送装置，将负载锁定室92内的多个半导体晶片中的一个向成膜室98输送。需要说明的是，半导体晶片经由加热室96而向成膜室98输送。半导体晶片在向成膜室98输送之前，由加热室96进行预备加热。在步骤S12中，将在电极形成前的半导体晶片中的编号最小的插槽中设置的半导体晶片向成膜室98输送。在步骤S14中，在设置于成膜室98内的半导体晶片的表面，通过溅镀或蒸镀而成膜出表面电极(例如，钼、钛、镍等的金属膜)。在步骤S16中，通过输送室94内的输送装置，将表面电极形成后的半导体晶片从成膜室98向负载锁定室92内的原来的插槽输送。在步骤S18中，判定对于最后的主半导体晶片10(即，插槽8的主半导体晶片10)的处理是否完成。在步骤S18中判定为“否”的情况下，重复进行步骤S12～S18。
在最初的步骤S12中，向成膜室98输送插槽1中的模拟半导体晶片。在步骤S14中在模拟半导体晶片上形成表面电极，在步骤S16中使模拟半导体晶片返回插槽1。接下来，在步骤S18中判定为“否”，再次执行步骤S12。
在接下来的步骤S12中，向成膜室98输送插槽2中的主半导体晶片10。在步骤S14中，如图5所示，在主半导体晶片10的表面10a形成表面电极16。表面电极16在开口部14内与主半导体晶片10接触。然后，在步骤S16中，使形成有表面电极16的主半导体晶片10返回插槽2。接下来，在步骤S18中判定为“否”，再次执行步骤S12。在接下来的步骤S12～18中，在插槽3中的主半导体晶片10上形成表面电极16。通过反复进行步骤S12～18而在插槽2～8中的主半导体晶片10的表面上形成表面电极16。当对于插槽8中的主半导体晶片10的表面电极16的形成完成时，在步骤S18中判定为“是”。于是，在步骤S20中，将负载锁定室92打开，将插槽1～25中的半导体晶片向外部取出。即，在该制造方法中，在插槽2～8中的主半导体晶片10上形成表面电极16，不在插槽9～25中的辅助半导体晶片20上形成电极。
将主半导体晶片10从负载锁定室92取出后，在步骤S22中，如图6所示地对表面电极16印刻图形。接下来，在步骤S24中，以约600℃对主半导体晶片10进行退火，使表面电极16与主半导体晶片10合金化。由此，表面电极16与主半导体晶片10进行肖特基接触。然后，在主半导体晶片10的表面形成其他所需的电极、绝缘层等(步骤S26)，然后将主半导体晶片10分割成多个半导体芯片(步骤S28)。通过以上的工序，半导体装置完成。
如上所述，在实施例1的制造方法中，除了形成表面电极16的主半导体晶片10之外，还将不形成表面电极16的辅助半导体晶片20安设于负载锁定室92。当在安设了半导体晶片后对负载锁定室92进行减压时，水分从各半导体晶片的表面气化。由于在25个插槽中安设了半导体晶片，因此从25块半导体晶片向负载锁定室92内供给水分。因此，负载锁定室92内的空间的水分浓度上升。始终将负载锁定室92内的气体向外部排出，而且，从各半导体晶片气化的水分逐渐减少，因此随着时间的经过而负载锁定室92内的空间的水分浓度减小。然而，设置在负载锁定室92内的半导体晶片的数量较多，因此水分的供给源多，负载锁定室92内的空间的水分浓度的减少速度较慢。由于负载锁定室92内的空间的水分浓度的减少速度较慢，因此各主半导体晶片10的表面的水分量的减少速度也较慢。
需要说明的是，图7示出使安设在负载锁定室92内的半导体晶片的数量n不同而在各半导体晶片上形成肖特基电极时的势垒高度φB变化的情况。需要说明的是，在图7的实验中，在安设于负载锁定室92内的全部半导体晶片上形成肖特基电极(即，未使用辅助半导体晶片)，因此该实验中使用的方法与实施例1的制造方法不同。图7的横轴将负载锁定室92内的等待时间进行规格化来表示。在图7中，以曲线示出作为安设在负载锁定室92内的半导体晶片的数量n为2块、4块、5块及8块的各情况。如图7所示，安设在负载锁定室92内的半导体晶片的数量n越多，则等待时间变长时的势垒高度的下降的比例越小。根据该实验结果可知，安设在负载锁定室92内的半导体晶片的数量n越多，则半导体晶片的表面的水分量的下降速度越慢。即，根据图7的实验结果可知，如实施例1那样增多安设在负载锁定室92内的半导体晶片的数量，从而能够减慢在等待时间期间主半导体晶片10的表面的水分量的减少速度。
另外，在实施例1的制造方法中，对于插槽2～8中的这7块主半导体晶片10形成表面电极16，不对于插槽9～25中的辅助半导体晶片20形成表面电极16。即，形成表面电极16的半导体晶片的数量少于安设在负载锁定室92内的半导体晶片的数量。由于对于主半导体晶片10的表面电极16的形成是逐块进行的，因此晚期的主半导体晶片10(例如，最后(插槽8中)的主半导体晶片10)在负载锁定室92内等待的时间比早期的主半导体晶片10(例如，最初(插槽2中)的主半导体晶片10)在负载锁定室92内等待的时间长。然而，由于形成表面电极16的主半导体晶片10的数量较少，因此早期的主半导体晶片10与晚期的主半导体晶片10的等待时间之差较小。
如以上的说明所述，在实施例1的制造方法中，在负载锁定室92内，各主半导体晶片10的表面的水分量的减少速度慢，且早期的主半导体晶片10与晚期的主半导体晶片10的等待时间之差较小。因此，在早期的主半导体晶片10形成表面电极16时存在于其表面的水分量与在晚期的主半导体晶片10形成表面电极16时存在于其表面的水分量之差较小。因此，在步骤S24中的退火时，可认为进入早期的主半导体晶片10的肖特基界面的氧分子的量与进入晚期的主半导体晶片10的肖特基界面的氧分子的量之差较小。因此，早期的主半导体晶片10的肖特基界面的势垒高度与晚期的主半导体晶片10的肖特基界面的势垒高度之差较小。根据该制造方法，能够制造出抑制了势垒高度的偏差且具有肖特基电极的半导体装置。
另外，在实施例1的制造方法中，在辅助半导体晶片20的表面形成有绝缘层22。绝缘层22(尤其是氧化硅)比半导体层疏松，因此比半导体层容易吸收水分。因此，通过将具有绝缘层22的辅助半导体晶片20安设于负载锁定室92，能够向负载锁定室92内供给更多的水分。尤其是通过CVD形成的绝缘层22在辅助半导体晶片20侧变得更加疏松。而且，在绝缘层22形成有开口部24，因此绝缘层22的疏松的部分向开口部24的侧面露出。因此，从绝缘层22的疏松的部分向负载锁定室92内供给更多的水分。而且，在实施例1的制造方法中，在安设于负载锁定室92内之前利用水对辅助半导体晶片20进行清洗。因此，能够向辅助半导体晶片20(尤其是绝缘层22)赋予更多的水分，能够向负载锁定室92内供给更多的水分。因此，能够使负载锁定室92内的空间中的水分浓度的减少速度更慢。其结果是，能够使等待时间期间的主半导体晶片10的表面的水分量的减少速度更慢。
需要说明的是，图8示出通过实施例1的制造方法在主半导体晶片10形成肖特基电极时的势垒高度φB的变化。图8的横轴以与图7相同的方法将负载锁定室92内的等待时间进行规格化来表示。通过对图8与图7进行比较可知，根据实施例1的制造方法，即使在等待时间较长的情况下，势垒高度的下降的比例也较小。由图8可知，根据实施例1的制造方法，向负载锁定室92内供给更多的水分，主半导体晶片10的表面的水分量的下降速度变慢。
这样，在实施例1的制造方法中，更不易于产生由于等待时间而势垒高度而下降的情况。因此，根据实施例1的制造方法，能够有效地抑制势垒高度的偏差。
另外，肖特基电极的势垒高度较大地受到主半导体晶片10的表面的状态的影响，因此当向负载锁定室92内过度地供给水分时，势垒高度的控制变得困难。能够如实施例1那样通过使用辅助半导体晶片20，来向负载锁定室供给适量的水分。
需要说明的是，辅助半导体晶片20可以再利用。即，在反复实施图9的工序序列(相当于图2的步骤S2～S28的工序组)的情况下，可以在各工序序列中反复使用同一辅助半导体晶片20。
需要说明的是，在上述实施例1中，辅助半导体晶片20是以SiC为主材料的半导体晶片，但是辅助半导体晶片20也可以由其他材料构成。
实施例2
在上述实施例1的制造方法中，使用了不变成产品的半导体晶片作为辅助半导体晶片。与此相对，在实施例2的制造方法中，使用变成产品的半导体晶片作为辅助半导体晶片。
图9、10示出在实施例2的制造方法中安设于负载锁定室92的各插槽中的半导体装置。图9示出第一次的工序序列(相当于图2的步骤S2～S28的工序组)的半导体晶片，图10示出第二次的工序序列(相当于图2的步骤S2～S28的工序组)的半导体晶片。
如图9所示，在第一次的工序序列中，在插槽2～13中安设第一半导体晶片31作为主半导体晶片，在插槽14～25中安设第二半导体晶片32作为辅助半导体晶片。第一半导体晶片31和第二半导体晶片32具有与实施例1中的实施步骤S10前的主半导体晶片10(即，产品用的半导体晶片)相同的构造。这样安设半导体晶片并与实施例1相同地实施步骤S10～S26，从而在第一半导体晶片31(即，插槽2～13中的半导体晶片)上形成肖特基电极。在第一次的工序序列中，能够在各第一半导体晶片31上形成肖特基电极，并且能抑制第一半导体晶片31之间的势垒高度的偏差。
在第一半导体晶片31上形成了肖特基电极之后，接下来，进行第二次的工序序列。如图10所示，在第二次的工序序列中，在插槽2～13中安设第二半导体晶片32作为主半导体晶片，在插槽14～25中安设第三半导体晶片33作为辅助半导体晶片。第三半导体晶片33具有与实施例1中的实施步骤S10前的主半导体晶片10(即，产品用的半导体晶片)相同的构造。这样安设半导体晶片并与实施例1相同地实施步骤S10～S26，从而在第二半导体晶片32(即，插槽2～13中的半导体晶片)上形成肖特基电极。在第二次的工序序列中，能够在各第二半导体晶片32上形成肖特基电极，并且能抑制第二半导体晶片32之间的势垒高度的偏差。需要说明的是，第三半导体晶片33在下面的工序序列中被作为主半导体晶片使用。
如以上所说明的那样，在实施例2的制造方法中，在第一次的工序序列中作为辅助半导体晶片使用的第二半导体晶片32在第二次的工序序列中被作为主半导体晶片使用。即，在实施例2的制造方法中，将之后变成产品的半导体晶片作为辅助半导体晶片使用。根据实施例2的制造方法，不需要辅助半导体晶片专用的半导体晶片(不变成制品的半导体晶片)，因此能够以更低成本来制造半导体装置。需要说明的是，也可以将在第一次的工序序列中作为辅助半导体晶片使用的半导体晶片在第三次以后的工序序列中作为主半导体晶片使用。
需要说明的是，在上述实施例1、2中，在步骤S24中使表面电极16与半导体晶片进行肖特基接触，但是也可以在形成表面电极16的同时，使表面电极16与半导体晶片进行肖特基接触。
另外，在上述实施例1、2中，将主半导体晶片逐块地向成膜室98输送(即，逐块地形成表面电极16)。然而，也可以每次将2块以上的预定数量的主半导体晶片向成膜室98输送(即，每次2块以上的预定数量地形成表面电极16)。
另外，在上述实施例1、2中，使形成了表面电极16之后的半导体晶片返回到原来的插槽中，但是也可以将形成了表面电极16之后的半导体晶片向其他位置(例如，用于收容电极形成后的半导体晶片的其他室等)输送。
对实施例的构成要素与权利要求的构成要素的关系进行说明。实施例中的步骤S10是权利要求中的安设工序的一例。实施例中的步骤S12～S18是权利要求中的处理工序的一例。实施例中的步骤S20是权利要求中的取出工序的一例。实施例中的步骤S24是权利要求中的肖特基接触工序的一例。实施例中的步骤S6是通过权利要求中的通过CVD形成绝缘层的工序的一例。
以下列举本说明书公开的技术要素。需要说明的是，以下的各技术要素分别是单独有用的要素。
在本说明书公开的一例的制造方法的基础上，也可以在各辅助半导体晶片的表面设置具备开口部的绝缘层。在该情况下，绝缘层可以是氧化硅层。而且，绝缘层可以在安设工序之前通过CVD(Chemical Vapor Deposition：化学气相沉积)形成。
根据该结构，水分容易从绝缘层的开口部内的侧面脱离。因此，能够向负载锁定室内供给更多的水分。因此，能抑制水分从主半导体晶片的表面脱离，能够更有效地抑制势垒高度下降。
在本说明书公开的一例的制造方法中，也可以反复进行多次包括安设工序、处理工序、取出工序、肖特基接触工序的工序序列，并在各工序序列中，将同一半导体晶片作为上述辅助半导体晶片使用。
根据该结构，可以将不作为产品使用的半导体晶片作为辅助半导体晶片利用。
在本说明书公开的一例的制造方法中，也可以反复进行多次包括安设工序、处理工序、取出工序、肖特基接触工序的工序序列，并在各工序序列中，将在以前的工序序列中作为辅助半导体晶片使用的半导体晶片作为主半导体晶片使用。
根据该结构，不需要辅助半导体晶片专用的半导体晶片。
本说明书公开的一例的制造方法也可以在安设工序之前，进一步具有利用水对多个辅助半导体晶片进行清洗的工序。
根据该方法，能够在安设工序之前，向辅助半导体晶片的表面赋予水分。因此，能够向负载锁定室内供给更多的水分。
以上，详细地说明了实施方式，但是这些只不过是例示，没有对权利要求书进行限定。权利要求书记载的技术包括对以上例示的具体例进行了各种变形、变更的技术。本说明书或附图说明的技术要素单独或者通过各种组合而发挥技术有用性，没有限定为申请时权利要求记载的组合。而且，本说明书或附图例示的技术是同时实现多个目的的技术，实现其中的一个目的的情况自身具有技术有用性。
附图标记说明
10：主半导体晶片
12：绝缘层
14：开口部
16：电极
20：辅助半导体晶片
22：绝缘层
24：开口部
31：第一半导体晶片
32：第二半导体晶片
33：第三半导体晶片
90：电极形成装置
92：负载锁定室
94：输送室
96：加热室
98：成膜室

Claims (8)

1.一种半导体装置的制造方法，所述制造方法包括如下的工序：
安设工序，在具有负载锁定室和成膜室的电极形成装置的所述负载锁定室内安设在表面存在水分的多个辅助半导体晶片和在表面存在水分的以碳化硅为主材料的多个主半导体晶片；
处理工序，在对所述负载锁定室和所述成膜室进行了减压的状态下，反复进行将所述多个主半导体晶片中的一部分从所述负载锁定室输送到所述成膜室并在输送到所述成膜室内的所述主半导体晶片的表面形成表面电极的处理；
取出工序，从所述电极形成装置取出所述多个辅助半导体晶片和形成有所述表面电极的所述多个主半导体晶片，在所述多个辅助半导体晶片上没有通过所述电极形成装置形成电极；及
肖特基接触工序，使所述表面电极与所述主半导体晶片进行肖特基接触，
在所述处理工序的期间，水分从所述主半导体晶片的表面及所述辅助半导体晶片的表面气化，并向所述负载锁定室内供给水分。
2.根据权利要求1所述的半导体装置的制造方法，其中，
在各所述辅助半导体晶片的表面设有具备开口部的绝缘层。
3.根据权利要求2所述的半导体装置的制造方法，其中，
所述绝缘层是氧化硅层。
4.根据权利要求2所述的半导体装置的制造方法，其中，
在所述安设工序之前，还具有通过化学气相沉积在所述辅助半导体晶片的表面形成所述绝缘层的工序。
5.根据权利要求3所述的半导体装置的制造方法，其中，
在所述安设工序之前，还具有通过化学气相沉积在所述辅助半导体晶片的表面形成所述绝缘层的工序。
6.根据权利要求1～5中任一项所述的半导体装置的制造方法，其中，
反复进行多次包括所述安设工序、所述处理工序、所述取出工序及所述肖特基接触工序的工序序列，
在各所述工序序列中，使用同一半导体晶片作为所述辅助半导体晶片。
7.根据权利要求1～5中任一项所述的半导体装置的制造方法，其中，
反复进行多次包括所述安设工序、所述处理工序、所述取出工序及所述肖特基接触工序的工序序列，
在各所述工序序列中，将在以前的工序序列中用作所述辅助半导体晶片的半导体晶片作为所述主半导体晶片使用。
8.根据权利要求1～5中任一项所述的半导体装置的制造方法，其中，
在所述安设工序之前，还具有利用水对所述多个辅助半导体晶片进行清洗的工序。
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