CN108074904A - 电子封装件及其制法 - Google Patents
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Abstract
一种电子封装件及其制法，先设置第一电子元件于一承载件上，且该第一电子元件上设有第一绝缘层，再形成包覆该第一绝缘层与该第一电子元件的包覆层于该承载件上，接着仅需移除部分该包覆层与部分该第一绝缘层，即可于该包覆层及第一绝缘层上形成第二绝缘层及电性连接该第一电子元件的线路层。
Description
技术领域
本发明有关一种半导体封装技术，尤指一种多芯片的电子封装件及其制法。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于芯片封装领域的技术，例如芯片尺寸构装(Chip Scale Package,CSP)、芯片直接贴附封装(Direct Chip Attached,DCA)或多芯片模组封装(Multi-Chip Module,MCM)等覆晶型态的封装模组、或将芯片立体堆叠化整合为三维集成电路(3D IC)芯片堆叠技术等。
图1A至图1B为悉知多芯片模组封装制程的剖面示意图。
如图1A所示，第一芯片11与第二芯片12藉由黏着层100设于一承载件10的离形层10a上，并进行模压以形成一封装胶体13，使该封装胶体13包覆该第一及第二芯片11,12。具体地，该第一芯片11与第二芯片12上设有金属柱15与第一钝化层101,102，并以第二钝化层14覆盖该金属柱15。
如图1B所示，以研磨方式去除部分封装胶体13及第一与第二钝化层101,102,14，使该金属柱15外露于该封装胶体13。
然而，悉知多芯片模组封装制程中，当进行研磨制程时，须考量并控制各层所叠加的总厚度(如第一钝化层101,102、第二钝化层14及封装胶体13等的厚度)，也就是须研磨多层钝化层，以致于研磨制程的制程能力不足，而导致有过磨或作业性问题。尤其是当第一芯片与第二芯片的原始厚度不同时，若再叠加第一钝化层及第二钝化层时，两者总厚度将会有明显差异，导致部分芯片会有过磨问题或部分芯片会有研磨不足问题。
因此，如何克服悉知技术的缺点，实为目前各界亟欲解决的技术问题。
发明内容
鉴于上述悉知技术的缺失，本发明提供一种电子封装件及其制法，能提升研磨的制程能力，并可减少制程及节省成本。
本发明的电子封装件，包括：第一电子元件；第一绝缘层，其设于该第一电子元件与第二电子元件上；包覆层，其包覆该第一电子元件，且令该第一绝缘层外露于该包覆层；第二绝缘层，其形成于该包覆层与该第一绝缘层上；以及线路层，其形成于该第二绝缘层上且电性连接该第一电子元件。
本发明还提供一种电子封装件的制法，其包括：设置至少一第一电子元件于一承载件上，且该第一电子元件上设有第一绝缘层；形成包覆层于该承载件上，以包覆该第一绝缘层与第一电子元件；移除部分该包覆层与部分该第一绝缘层，以令该第一绝缘层外露于该包覆层；形成第二绝缘层于该包覆层与该第一绝缘层上；以及形成线路层于该第二绝缘层上且电性连接至该第一电子元件。
前述的制法中，还包括移除该承载件。
前述的电子封装件及其制法中，该第一电子元件具有相对的作用面及非作用面，该第一绝缘层设于该作用面上。
前述的电子封装件及其制法中，该包覆层的上表面齐平该第一绝缘层的上表面。
前述的电子封装件及其制法中，还包括形成于该第一绝缘层及第二绝缘层中的多个导电盲孔，以供该线路层藉由该导电盲孔电性连接至该第一电子元件。
前述的电子封装件及其制法中，还包括形成多个导电元件于该线路层上。
前述的电子封装件及其制法中，还包括嵌埋第二电子元件于该包覆层中，且该第二电子元件的高度不同于该第一电子元件的高度，并使该第一绝缘层还设于该第二电子元件上，而令该线路层还电性连接该第二电子元件。
例如，该第一电子元件与第二电子元件具有相对的作用面及非作用面，该第一绝缘层设于该作用面上，且该第一电子元件的作用面与该包覆层的上表面之间的距离大于该第二电子元件的作用面与该包覆层的上表面之间的距离。
此外，该第二电子元件与该第一电子元件之间的高度差小于10um。或者，该第二电子元件的高度大于该第一电子元件的高度。
又，该第二电子元件与该第一绝缘层的总高度不同于该第一电子元件与该第一绝缘层的总高度。
另外，该第二电子元件与该第一绝缘层的总高度等于该第一电子元件与该第一绝缘层的总高度。
此外，该第一绝缘层位于该第一电子元件上的厚度与该第一绝缘层位于该第二电子元件上的厚度不一致。
另一方面，还包括形成导电盲孔于该第一绝缘层及第二绝缘层中，且令该线路层藉由该导电盲孔电性连接至该第一电子元件及第二电子元件。
由上可知，本发明的电子封装件及其制法，主要藉由当该第一电子元件设于该承载件上时，该第一电子元件上仅形成单一绝缘层(即第一绝缘层)，而未形成多层绝缘层及金属柱，因而只需移除一层绝缘层，而无需移除两层绝缘层，故相较于悉知技术，本发明的制法能提升研磨的制程能力，且可减少制程(如：黄光、电镀铜柱等)及节省成本。
附图说明
图1A至图1B为悉知多芯片模组封装制程的剖面示意图；
图2A至图2F为本发明的电子封装件的制法的剖面示意图；
图3A至图3B为图2A至图2C的另一实施例的剖面示意图；以及
图4A至图4F为图2A至图2C的其它实施例的剖面示意图。
符号说明
10,20 承载件
10a,20a 离形层
100 黏着层
101,102 第一钝化层
11 第一芯片
12 第二芯片
13 封装胶体
14 第二钝化层
15 金属柱
2,4 电子封装件
200 结合层
201,202,301,302 第一绝缘层
21 第一电子元件
21a,22a 作用面
21b,22b 非作用面
210,220 电极垫
22 第二电子元件
23 包覆层
23a 第一表面
23b 第二表面
24 第二绝缘层
240 盲孔
25 线路层
250 导电盲孔
26 导电元件
27 绝缘保护层
a,b 距离
D,H,L 总高度
d,h 高度
t,t1,t2 厚度。
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式，熟悉此技艺的人士可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技艺的人士的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2A至图2F为本发明的电子封装件2的制法的剖面示意图。
如图2A所示，设置至少一第一电子元件21与至少一第二电子元件22于一承载件20上，且该第一与第二电子元件21,22上设有第一绝缘层201,202，其中，该第二电子元件22相对该承载件20的高度d不同于该第一电子元件21相对该承载件20的高度h，且两者之间的高度差小于10um(即d-h＜10um)，也就是，在同一比对基础下，该第一电子元件21与第二电子元件22的厚度不同，厚度差小于10um。
于本实施例中，该第一与第二电子元件21,22为主动元件、被动元件或其二者组合，且该主动元件例如为半导体芯片，而该被动元件例如为电阻、电容及电感。例如，该第一电子元件21与第二电子元件22为半导体芯片，其具有相对的作用面21a,22a与非作用面21b,22b，该作用面21a,22a具有多个电极垫210,220，且该第一电子元件21与第二电子元件22以其非作用面21b,22b藉由一结合层200黏固于该承载件20的离形层20a上。
此外，该第二电子元件22的高度d(该结合层200的厚度极薄，可忽略)大于该第一电子元件21的高度h(该结合层200的厚度极薄，可忽略)，且该第一绝缘层201,202的厚度t一致，使该第二电子元件22与该第一绝缘层202的总高度D不同于(大于)该第一电子元件21与该第一绝缘层201的总高度H。
又，于另一实施例中，如图3A所示，位于该第一电子元件21上的第一绝缘层301的厚度t1与位于该第二电子元件22上的第二绝缘层302的厚度t2可不一致，且可令该第二电子元件22与该第一绝缘层202的总高度L等于该第一电子元件21与该第一绝缘层201的总高度L。
另外，形成该第一绝缘层201,202的材质为如氧化硅或氮化硅的钝化材、或如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)等的介电材。
如图2B所示，形成一包覆层23于该承载件20上，以包覆该第一绝缘层201,202、该第一电子元件21与第二电子元件22。
于本实施例中，该包覆层23具有相对的第一表面23a与第二表面23b，且该包覆层23以其第二表面23b结合至该承载件20的离形层20a上。
如图2C所示，藉由整平制程，使该包覆层23的第一表面23a齐平该第一绝缘层201,202的表面，令该第一绝缘层201,202外露于该包覆层23。第一绝缘层201,202分别用于保护第一电子元件21及第二电子元件22的作用面21a,22a，避免于整平制程时损伤作用面。
于本实施例中，该包覆层23为绝缘材，如环氧树脂的封装胶体，其可用压合(lamination)或模压(molding)的方式形成于该承载件20上。
此外，该整平制程藉由研磨方式，移除其中一处的第一绝缘层202的部分材质(视需求移除另一处的第一绝缘层201的部分材质)与该包覆层23的部分材质。应可理解地，若接续图3A的制程，经由整平制程后，移除该包覆层23的部分材质，即可得到相同于图2C的结构，如图3B所示的该包覆层23的第一表面23a齐平该第一绝缘层301,302的表面。
又，如图3B所示(或图2C亦同)，该第一电子元件21的作用面21a与该包覆层23的第一表面23a之间的距离a大于该第二电子元件22的作用面22a与该包覆层23的第一表面23a之间的距离b。
另外，该第二电子元件22的高度d与该第一电子元件21的高度h之间的高度差小于10um，以确保作业性良好。若两者的高度差大于10um，会有作业性不佳的问题，例如，无法研磨抵达至该第一电子元件21上的第一绝缘层201,301，致使该第一电子元件21上的第一绝缘层201,301未露出该包覆层23的第一表面23a。
如图2D所示，形成一第二绝缘层24于该包覆层23的第一表面23a与该第一绝缘层201,202上，再形成多个盲孔240于该第二绝缘层24与该第一绝缘层201,202中，以令该电极垫210,220对应外露于该盲孔240。
于本实施例中，形成该第二绝缘层24的材质为如氧化硅或氮化硅的钝化材、或如聚对二唑苯(PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)的介电材。
此外，该第二绝缘层24的材质可相同或不相同该第一绝缘层201,202的材质。
如图2E所示，形成一线路层25于该第二绝缘层24上，且与该线路层25一体形成多个导电盲孔250于该些盲孔240中，以电性连接该线路层25及该第一电子元件21与第二电子元件22的电极垫210,220。接着，形成多个如焊球的导电元件26于该线路层25上，俾供后续接置如封装结构、电路板或芯片等电子装置(图略)。
于本实施例中，形成该线路层25与导电盲孔250的材质为铜。
此外，可先形成一如防焊层的绝缘保护层27于该线路层25上，且形成多个开孔于该绝缘保护层27中，以令该线路层25的部分表面外露于该些开孔，再形成该导电元件26于该开孔中的线路层25的外露表面上。
如图2F所示，移除该承载件20及其上的离形层20a，以外露该结合层200。亦可移除该结合层200，以令该第一与第二电子元件21,22的非作用面21b,22b外露于该包覆层23的第二表面23b。
因此，本发明的制法当该第一与第二电子元件21,22设于该承载件20上时，该第一与第二电子元件21,22上仅形成第一绝缘层201,202，以作为缓冲层(保护该作用面21a,22a)，且于移除该第一绝缘层202的部分材质后，再继续形成该线路层25，因而只需研磨一层钝化层(即第一绝缘层201,202)，而无需研磨两层钝化层及铜柱，故相较于悉知技术，本发明的制法能提升研磨的制程能力，且可减少制程(如：黄光、电镀铜等)及节省成本。
应可理解地，如图4A至图4F所示，本发明的电子封装件4的制法亦可仅针对单一第一电子元件21。
此外，当该第二电子元件22与该第一绝缘层202的总高度L等于该第一电子元件21与该第一绝缘层201的总高度L时，两处无高低差异，故不会造成过磨或作业性不足的问题，因而能增加制程能力。
本发明亦提供一种电子封装件2,4，其包括：至少一电子元件(第一电子元件21及/或一第二电子元件22)、一第一绝缘层201,202,301,302、一包覆层23、一第二绝缘层24以及线路层25。
所述的第一电子元件21的高度h不同于该第二电子元件22的高度d。
所述的第一绝缘层201,202,301,302设于该第一电子元件21与第二电子元件22上。
所述的包覆层23包覆该第一与第二电子元件21,22，且令该第一绝缘层201,202,301,302外露于该包覆层23。
所述的第二绝缘层24设于该包覆层23与该第一绝缘层201,202,301,302上。
所述的线路层25形成于该第二绝缘层24上且透过导电盲孔250电性连接该第一电子元件21与第二电子元件22。
于一实施例中，该第一电子元件21与该包覆层23的第一表面23a之间的距离a大于该第二电子元件22与该包覆层23的第一表面23a之间的距离b。
于一实施例中，该第二电子元件22的高度d与该第一电子元件21的高度h之间的高度差小于10um。
于一实施例中，该第二电子元件22的高度d大于该第一电子元件21的高度h。
于一实施例中，该第二电子元件22与该第一绝缘层202的总高度D不同于该第一电子元件21与该第一绝缘层201的总高度H。
于一实施例中，该第二电子元件22与该第一绝缘层302的总高度L等于该第一电子元件21与该第一绝缘层301的总高度L。
于一实施例中，该第一绝缘层301,302的厚度t1,t2不一致。
于一实施例中，该包覆层23的第一表面23a齐平该第一绝缘层201,202,301,302的表面。
于一实施例中，包括形成于该线路层25上的多个导电元件26。
综上所述，本发明的电子封装件及其制法，藉由当该第一电子元件设于该承载件上时，该第一电子元件上仅形成单一绝缘层，因而只需研磨一层绝缘层，而无需研磨多层绝缘层，故本发明的制法能提升研磨的制程能力，且可减少制程(如：黄光、电镀铜柱等)及节省成本。
此外，当该第二电子元件与该第一绝缘层的总高度等于该第一电子元件与该第一绝缘层的总高度时，能避免过磨或作业性不足的问题，因而能增加制程能力。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
Claims (27)
1.一种电子封装件，其特征为，该电子封装件包括：
第一电子元件；
第一绝缘层，其设于该第一电子元件上；
包覆层，其包覆该第一电子元件，且令该第一绝缘层外露于该包覆层；
第二绝缘层，其形成于该包覆层与该第一绝缘层上；以及
线路层，其形成于该第二绝缘层上且电性连接该第一电子元件。
2.如权利要求1所述的电子封装件，其特征为，该第一电子元件具有相对的作用面及非作用面，该第一绝缘层设于该作用面上。
3.如权利要求1所述的电子封装件，其特征为，该包覆层的上表面齐平该第一绝缘层的上表面。
4.如权利要求1所述的电子封装件，其特征为，该电子封装件还包括形成于该第一绝缘层及第二绝缘层中的多个导电盲孔，以供该线路层藉由该导电盲孔电性连接至该第一电子元件。
5.如权利要求1所述的电子封装件，其特征为，该电子封装件还包括形成于该线路层上的多个导电元件。
6.如权利要求1所述的电子封装件，其特征为，该电子封装件还包括第二电子元件，其嵌埋于该包覆层中且其高度不同于该第一电子元件的高度，并使该第一绝缘层还设于该第二电子元件上，而令该线路层还电性连接该第二电子元件。
7.如权利要求6所述的电子封装件，其特征为，该第一电子元件与第二电子元件具有相对的作用面及非作用面，该第一绝缘层设于该作用面上，且该第一电子元件的作用面与该包覆层的上表面的间的距离大于该第二电子元件的作用面与该包覆层的上表面之间的距离。
8.如权利要求6所述的电子封装件，其特征为，该第二电子元件与该第一电子元件之间的高度差小于10um。
9.如权利要求6所述的电子封装件，其特征为，该第二电子元件的高度大于该第一电子元件的高度。
10.如权利要求6所述的电子封装件，其特征为，该第二电子元件与该第一绝缘层的总高度不同于该第一电子元件与该第一绝缘层的总高度。
11.如权利要求6所述的电子封装件，其特征为，该第二电子元件与该第一绝缘层的总高度等于该第一电子元件与该第一绝缘层的总高度。
12.如权利要求6所述的电子封装件，其特征为，该第一绝缘层位于该第一电子元件上的厚度与该第一绝缘层位于该第二电子元件上的厚度不一致。
13.如权利要求6所述的电子封装件，其特征为，该电子封装件还包括形成于该第一绝缘层及第二绝缘层中的多个导电盲孔，以供该线路层藉由该导电盲孔电性连接至该第一电子元件及第二电子元件。
14.一种电子封装件的制法，其特征为，该制法包括：
设置至少一第一电子元件于一承载件上，且该第一电子元件上设有第一绝缘层；
形成包覆层于该承载件上，以包覆该第一绝缘层与第一电子元件；
移除部分该包覆层与部分该第一绝缘层，以令该第一绝缘层外露于该包覆层；
形成第二绝缘层于该包覆层与该第一绝缘层上；以及
形成线路层于该第二绝缘层上且电性连接至该第一电子元件。
15.如权利要求14所述的电子封装件的制法，其特征为，该第一电子元件具有相对的作用面及非作用面，该第一绝缘层设于该作用面上。
16.如权利要求14所述的电子封装件的制法，其特征为，该包覆层的上表面齐平该第一绝缘层的上表面。
17.如权利要求14所述的电子封装件的制法，其特征为，该制法还包括形成多个导电盲孔于该第一绝缘层及第二绝缘层中，且令该线路层藉由该导电盲孔电性连接至该第一电子元件。
18.如权利要求14所述的电子封装件的制法，其特征为，该制法还包括形成多个导电元件于该线路层上。
19.如权利要求14所述的电子封装件的制法，其特征为，该制法还包括嵌埋第二电子元件于该包覆层中，且该第二电子元件的高度不同于该第一电子元件的高度，并使该第一绝缘层还设于该第二电子元件上，而令该线路层还电性连接该第二电子元件。
20.如权利要求19所述的电子封装件的制法，其特征为，该第一电子元件与第二电子元件具有相对的作用面及非作用面，该第一绝缘层设于该作用面上，且该第一电子元件的作用面与该包覆层的上表面之间的距离大于该第二电子元件的作用面与该包覆层的上表面之间的距离。
21.如权利要求19所述的电子封装件的制法，其特征为，该第二电子元件与该第一电子元件之间的高度差小于10um。
22.如权利要求19所述的电子封装件的制法，其特征为，该第二电子元件的高度大于该第一电子元件的高度。
23.如权利要求19所述的电子封装件的制法，其特征为，该第二电子元件与该第一绝缘层的总高度不同于该第一电子元件与该第一绝缘层的总高度。
24.如权利要求19所述的电子封装件的制法，其特征为，该第二电子元件与该第一绝缘层的总高度等于该第一电子元件与该第一绝缘层的总高度。
25.如权利要求19所述的电子封装件的制法，其特征为，该第一绝缘层位于该第一电子元件上的厚度与该第一绝缘层位于该第二电子元件上的厚度不一致。
26.如权利要求19所述的电子封装件的制法，其特征为，该制法还包括形成多个导电盲孔于该第一绝缘层及第二绝缘层中，且令该线路层藉由该导电盲孔电性连接至该第一电子元件及第二电子元件。
27.如权利要求14所述的电子封装件的制法，其特征为，该制法还包括移除该承载件。
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