CN108028286B - 光电子半导体芯片和用于制造光电子半导体芯片的方法 - Google Patents

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Abstract

一种光电子半导体芯片(1)，所述光电子半导体芯片尤其呈薄膜芯片的形式，所述光电子半导体芯片包括载体(5)、以及芯片前侧、芯片后侧(52)和设置在载体(5)上的半导体本体(2)，所述半导体本体具有半导体层序列。半导体层序列包括有源区域(20)，所述有源区域设置在第一半导体层(21)和第二半导体层(22)之间。所述有源区域用于产生或接收电磁辐射。第一半导体层(21)与第一接触件(41)导电连接，其中第一接触件(41)在芯片前侧上、尤其在有源区域(20)旁边构成。第二半导体层(22)与第二接触件(42)导电连接，并且第二接触件(42)同样在芯片前侧上、尤其在有源区域(20)旁边构成。电绝缘的分离层(6)在电端子层(31)和载体(5)之间或在载体之内构成。

Description

光电子半导体芯片和用于制造光电子半导体芯片的方法
技术领域
本发明涉及一种光电子半导体芯片和一种用于制造光电子半导体芯片的方法。
背景技术
薄膜发光二极管芯片特征性地由用于产生和/或接收辐射的半导体本体、载体(例如Si、Ge)以及第一和第二电端子层构成，所述载体不对应于用于外延制造发光层序列的生长衬底，所述电端子层借助于分离层彼此电绝缘。图3示出构成表面发射器的现有技术中的薄膜发光二极管芯片的示意剖面图。发光二极管芯片(1)具有半导体本体(2)，所述半导体本体包括半导体层序列。半导体层序列尤其具有有源区域(20)，所述有源区域构成用于产生和/或接收辐射。典型地，有源区域(20)设置在具有不同的传导类型的第一半导体层(21)和第二半导体层(22)之间。例如，朝向前侧的第一半导体层(21)是n型传导的，并且背离前侧的第二半导体层(22)是p型传导的。
半导体本体(2)设置在导电的载体(5)的前侧(51)上。在半导体本体(2)和载体(5)之间典型地存在第一电端子层(31)和第二电端子层(32)以及用于将所述电端子层电分离的绝缘的分离层(9)。第一半导体层(21)的接触经由半导体本体(2)中的凹部(25)和经由到第一接触件(41)的第一端子层(31)进行，所述第一接触件位于载体(5)的后侧上。经由第二端子层(32)，第二半导体层(22)与半导体芯片的前侧上的第二接触件(42)导电连接。所介绍的发光二极管芯片(1)因此具有前侧的接触件(42)和后侧的接触件(41)。
对于多种应用而言，下述薄膜发光二极管芯片是有利的，所述薄膜发光二极管芯片的接触件仅位于前侧上。对于这种在下文中称作后侧绝缘的芯片的发光二极管芯片而言，需要芯片后侧和芯片前侧的电分离。在芯片后侧和电端子层(31，32)之间不允许存在电连接。薄膜发光二极管芯片的前侧和后侧的电分离例如能够通过使用陶瓷载体(例如由AlN、SiN构成)、玻璃载体或高阻的、例如未掺杂的或低掺杂的硅载体或锗载体实现。这种解决方案在实践中通常是昂贵的，并且仅难于集成到标准的薄膜发光二极管芯片的现有的制造工艺中。
发明内容
目的是，提出一种光电子半导体芯片和一种用于制造光电子半导体芯片的方法，所述光电子半导体芯片和方法允许改进的后侧绝缘。
此外，所述目的通过独立权要求的主题来实现。其他的设计方案是下面描述的主题。
根据至少一个实施方式，光电子半导体芯片具有载体，在所述载体上设置有半导体层序列。此外，半导体芯片具有芯片前侧和芯片后侧。
半导体层序列优选外延地生长。优选地，半导体芯片是薄膜半导体芯片。薄膜半导体芯片优选没有半导体层序列的生长衬底，或者生长衬底是打薄的，使得所述生长衬底独自地对于半导体层序列不再进行机械稳定。为了机械稳定，薄膜半导体芯片通常包括载体。优选地，载体构成为是导电的。
半导体层序列能够借助于键合以无接合剂的方式固定在载体上。此外，也可行的是：半导体层序列借助接合层、例如焊料层或粘接剂层固定在载体上。
半导体层序列包括有源区域，所述有源区域设置在第一半导体层和第二半导体层之间。半导体层序列的有源区域设置用于产生或接收电磁辐射。有源区域例如构成用于接收或产生在紫外、可见或红外光谱中的辐射。此外，有源区域例如设置在第一半导体层和第二半导体层之间。适当地，第一半导体层和第二半导体层由具有不同的传导类型的半导体材料构成。例如，第一半导体层是n型传导的，并且第二半导体层是p型传导的，或相反。通常，第一半导体层和第二半导体层构成为是导电的并且属于半导体芯片的导电区域。半导体层序列能够构成半导体本体或者是半导体本体的一部分。在此，半导体本体不必强制性地由半导体材料构成。更确切地说，半导体本体除了半导体层序列之外也能够具有金属层或氧化层。
第一半导体层与第一接触件导电连接。第一接触件在芯片前侧上、尤其在有源区域旁边构成。第二半导体层与第二接触件导电连接。在此，第二接触件同样在芯片前侧上、尤其在有源区域旁边构成。例如，第一和第二接触件设置在半导体芯片的两个相对置的外侧上或附近并且在芯片前侧上设置在半导体本体旁边。
此外，设有附加的电绝缘的分离层。所述分离层例如位于更靠近载体的电端子层、即例如第一端子层和载体之间，并且完全覆盖这两者。替选地，绝缘的分离层能够整面地设置在载体的后侧上。例如，绝缘的分离层包括一个或多个原子的或分子的单子层。
也能够考虑的是：载体也以三层系统构成，其中绝缘的分离层以中间层(英文“interlayer”)的类型在两侧由载体材料(例如Si或Ge)包围。在没有外部载体的薄膜发光二极管芯片中，分离层优选在更靠近后侧的端子层上位于芯片后侧上。
优选地，在载体和半导体本体之间设置有第一和第二电端子层。第一和第二端子层借助于绝缘层彼此电绝缘。
根据至少一个实施方式，绝缘的分离层在载体的前侧上、在载体的后侧上或在载体之内设置。例如，绝缘的分离层设置在载体和距载体最近的端子层之间。
根据至少一个实施方式，电绝缘的分离层具有至少一个第一分离层。该第一分离层具有至少一个原子子层的层(Atomlagenschicht)或至少一个分子子层的层(Moleküllagenschicht)。例如，第一分离层构成为没有凹部或孔的闭合的层。这种层例如能够通过原子层沉积或分子层沉积通过两个或更多个周期性执行的自限制的表面反应在载体的或半导体本体的表面上实现。
根据至少一个实施方式，原子子层的层和/或分子子层的层具有一个或多个子层。在原子层沉积或分子层沉积中，通过自限制的反应，分离层在每个方法周期中能够生长可确定的值。分离层因此与反应周期的数量成比例地生长，这能够实现对层厚度的精确的控制。
根据至少一个实施方式，第一分离层具有至少一种或多种绝缘的氧化物化合物或氮化物化合物，例如AlxOy,SiO2,TaxOy,TaN,TiO,SiN,AlN,TiN,ZrO2,HfO2,HfSiO4,ZrSiO4,HfSiON。
根据至少一个实施方式，电绝缘的分离层具有由电绝缘的材料构成的层序列。特别地，电绝缘的材料能够是不同的。
根据至少一个实施方式，层序列包括第一分离层和至少一个第二分离层。第二分离层在此具有一个或多个沉积子层。例如，第二分离层能够借助具有高的沉积率的替选的方法、例如气相沉积或溅射方法来施加。第一和第二分离层能够相互协调并且实现改进的电绝缘。优选地，第一分离层在此按时间顺序直接地施加到第二分离层上。
根据至少一个实施方式，层序列具有第三分离层。第三分离层在此优选具有一个或多个层的子层(Schichtlagen)，所述层的子层借助于气相沉积或溅射方法沉积。第一分离层的沉积随第二和/或第三分离层的沉积之后。
在另一实施方式中，第一分离层由第二和第二分离层至少部分地包围。第一分离层因此是中间层，所述中间层在其表面上通过第二和第三分离层至少部分地包围。
根据至少一个实施方式，第二分离层和/或第三分离层具有至少一种或多种绝缘的氧化物化合物或氮化物化合物，例如AlxOy,SiO2,TaxOy,TaN,TiO,SiN,AlN,TiN,ZrO2,HfO2,HfSiO4,ZrSiO4,HfSiON。
根据至少一个实施方式，载体具有导电材料或半导电材料。因此，硅或锗适合作为用于载体的材料。此外，载体能够具有模制材料、陶瓷材料和/或高阻材料。例如，载体材料的选择对其热膨胀系数产生影响并且能够根据应用领域调整。陶瓷材料或高阻材料例如能够设置用于附加的电绝缘。
根据至少一个实施方式，第一半导体层设置在有源区域的背离载体的一侧上。第一半导体层经由第一端子层与第一接触件导电连接。
根据至少一个实施方式，半导体本体具有至少一个凹部，所述凹部穿过第二半导体层和有源区域延伸到第一半导体层中。在此，第一端子层至少部分地设置在凹部中并且与第一半导体层导电连接。
根据至少一个实施方式，第二半导体层经由第二端子层与第二电接触件导电连接。在此，第二端子层设置在有源区域的朝向载体的一侧上。
根据半导体芯片的一个实施方式，电绝缘的分离层整面地在载体的主面上构成，尤其优选与载体直接接触。此外，电绝缘的分离层在该实施方式中由第一分离层以及第二分离层和第三分离层构成，所述第一分离层借助于原子层沉积或分子层沉积形成，所述第二分离层和第三分离层借助于气相沉积形成，其中第一分离层设置在第二分离层和第三分离层之间，并且其中第一分离层与第二分离层和第三分离层直接接触，优选分别整面地直接接触。换言之，第一分离层、第二分离层和第三分离层分别优选直接叠加地施加，其中第一分离层设置在第二分离层和第三分离层之间。
这种绝缘的分离层具有的优点是：在工艺处理持续时间小的同时具有极其好的击穿强度。
半导体芯片的如下元件通常属于半导体芯片的导电区域：产生辐射的有源区域、端子层、电接触件和半导体层。优选地，电绝缘的分离层将芯片后侧和/或载体与导电区域绝缘。尤其优选地，电绝缘的分离层将芯片后侧和/或载体与有源区域绝缘。芯片后侧例如能够通过载体的主面形成。载体和/或芯片后侧能够导电地构成。
根据至少一个实施方式，用于制造具有芯片前侧和芯片后侧的光电子半导体芯片的方法包括如下步骤。
首先，提供半导体层序列，所述半导体层序列具有有源区域，所述有源区域设置在第一半导体层和第二半导体层之间。在芯片前侧上、尤其在有源区域旁边构成第一接触件。此外，在第一半导体层和第一接触件之间建立导电连接。此外，在芯片前侧上、尤其在有源区域旁边构成第二接触件。此外，在第二半导体层和第二接触件之间建立导电连接。
电绝缘的分离层在半导体本体的背离载体的后侧上、在载体的前侧上或在载体中构成。最后，形成由半导体层序列和载体构成的复合件并且拼合成半导体芯片。
根据至少一个实施方式，用于制造光电子半导体芯片的方法包括如下步骤：
1.在生产衬底上提供半导体层序列，所述半导体层序列具有有源区域，所述有源区域设置在第一半导体层和第二半导体层之间。
2.将第二电端子层施加在第二半导体层上。
3.在有源区域中构成穿口。
4.随后，将分离层施加在半导体层序列的后侧上。
5.将第一电端子层施加在半导体层序列的后侧上，其中第一电端子层的子区域在穿口中构成。
6.将电绝缘的分离层整面地施加到第一端子层上。
7.形成由半导体层序列、载体和端子层构成的复合件，并且拼合成半导体芯片。
8.将生长衬底打薄或完全移除。
9.将半导体层序列局部地移除并且施加第一和第二接触件。
替选于步骤6)，将绝缘的分离层整面地施加在载体的前侧或后侧上。后者也在形成复合件之后是可行的。替选地，载体包含两侧被部分包围的分离层。
根据至少一个实施方式，将电绝缘的分离层借助于原子层沉积或借助于分子层沉积施加到半导体本体的朝向载体的一侧上或施加到载体上。
根据至少一个另外的实施方式，电绝缘的分离层构成为由基于原子层沉积或分子层沉积的第一分离层与基于气相沉积或基于溅射方法的至少一个另外的分离层构成的组合。在此，基于原子层沉积/分子层沉积的层直接连接于至少一个气相沉积部，例如基于CVD(英文chemical vapour deposition)的或溅射的层，其中第一层在时间上在第二层之后沉积。
原子层沉积(英文“atomic layer deposition”，ALD)或分子层沉积(英文“molecular layer deposition”)是用于将电绝缘的分离层作为原子子层的层或分子子层的层制造的可行的方法。该方法引起通过两个或更多个周期性执行的自限制的表面反应沉积薄的层或子层。层通常具有多晶结构或无定形结构。然而，在所提出的原理的范围中，不应将原子层沉积或分子层沉积理解为常规的气相沉积或CVD方法(英文“chemical vapourdeposition”)。
在CVD方法(“chemical vapour deposition”，化学气相沉积)中，同样提供一定体积的要覆层的表面。在该体积中还提供至少一种初始材料，由所述初始材料通过化学反应在要覆层的表面上沉积固态的CVD层。通常，在该体积中存在至少一种第二初始材料，第一初始材料与所述第二初始材料化学反应，以在表面上形成固态的CVD层。
与CVD方法不同，在原子层沉积或分子层沉积中，将初始材料周期性地并且依次地置于反应。子反应能够彼此分开并且限制于表面。在此，子反应是自限制的，即子反应的初始材料不与其本身或不与其本身的配体反应，这将每个周期的子反应的层生长最大限制于一个单子层。
根据至少一个实施方式，电绝缘的分离层借助于以下述名称已知的原子层覆层方法和/或分子层覆层方法中的至少一个来施加：
-原子层沉积(atomic layer deposition)，
-原子层外延(atomic layer epitaxy)，
-原子层蒸镀，
-原子层生长，
-分子层沉积(molecular layer deposition)，
-分子层外延(molecular layer epitaxy)。
在ALD方法(“atomic layer deposition”，原子层沉积)中，提供一定体积的要覆层的表面。将至少一种气态的第一初始材料输送给该体积，所述第一初始材料在要覆层的表面上吸附。在优选完全地或几乎完全地用第一初始材料覆盖要覆层的表面之后，将第一初始材料的仍以气态形式存在或者以不在表面上吸附的形式存在的部分通常再次从该体积中移除，并且将第二初始材料输送给该体积。第二初始材料设置用于：与在表面上吸附的第一初始材料化学反应，以形成固态的ALD层。此外，固态的ALD层通常至少部分地共价耦合到要覆层的表面上。
ALD方法的特征因此在于在要覆层的表面上的至少一个化学反应，以形成ALD层。通常，在特定的反应温度下进行化学反应。尤其优选地，要覆层的表面具有如下反应温度，在所述反应温度下进行形成固态的ALD层的化学反应。在ALD方法中也能够使用多于两种初始材料。
相对于其他的源于气相的沉积方法，如例如CVD方法(“chemical vapourdeposition”，CVD)，ALD方法的特征尤其在于：使用于形成要沉积的层的化学反应的相应的初始材料彼此分开地进入到该体积中，并且在将另一初始材料输送给该体积之前，从该体积中再次移除初始材料的未吸附的或未化学转换的份额。ALD方法具有的优点是：能够实现对要沉积的层的层厚度的尤其好的控制。此外，借助ALD方法能够极其好地成型具有高的纵横比的结构化的表面。
借助ALD方法沉积的ALD层的特征尤其在于极其均匀的层厚度和极其均匀的层结构。特别地，ALD层具有少量缺陷，即例如针孔，和高的密度。
尤其优选地，当前，将ALD方法用于沉积电绝缘的分离层。根据方法的一个实施方式，将电绝缘的分离层整面地在载体的主面上构成，优选与载体直接接触。此外，电绝缘的分离层由第一分离层、第二分离层和第三分离层形成，其中第一分离层设置在第二分离层和第三分离层之间，并且第一分离层与第二分离层和第三分离层直接接触。第一分离层在此优选借助原子层沉积或分子层沉积和尤其优选借助ALD方法形成，并且第二分离层和第三分离层借助于气相沉积形成。
在所介绍的光电子半导体芯片中，通过将附加的不导电的层引入到芯片中实现前侧和后侧的电分离。通过电绝缘的分离层可行的是：实现薄膜发光二极管芯片的前侧和后侧的简单的电绝缘。能够弃用特定的、电绝缘的载体材料，这使所提出的设计方案和方法是尤其成本适宜的。此外，所提出的方法能够集成到用于制造光电子半导体芯片的已知的标准工艺中。特别地，相对于使用其他的载体材料，即例如基于陶瓷的衬底，仅显示出对半导体器件的可工艺处理性的边缘性的影响至没有影响。
特别地，所提出的方法与现有的分离工艺兼容，借助所述分离工艺从晶片中分割多个光电子半导体芯片。这在陶瓷载体中由于出现“破片(Chipping)”是不可行的。后者必须在所谓的“划线&折断(Scribe&Break)”方法中耗费地分离。关于现有的键合技术也存在与陶瓷载体相比改进的兼容性。更确切地说，在陶瓷载体中，由于CTE失配(热膨胀系数，英文“coefficient of thermal expansion”，CTE)在载体和/或蓝宝石中出现高的折断率。最后，所提出的方法也与现有的后侧金属化兼容。与在陶瓷载体中不同，不会预期附着性课题。与基于陶瓷的后侧绝缘相比，所提出的方法的另一优点是：如此产生的芯片与其壳体的良好的热接合，因为LED芯片的主要部分能够由具有高导热性的材料构成，即例如GaN和硅。
所介绍的方法不仅适合于不同的发光二极管芯片。相应地，该方法也能够有利地用于薄膜芯片，其中在芯片前侧上存在用于半导体本体上的第一半导体层的接触层。也能够考虑不具有凹部的薄膜半导体芯片和其中用于第一半导体层序列的端子设置在半导体本体上的薄膜半导体芯片。此外，无载体的薄膜半导体芯片作为变型形式是可行的。例如，其载体具有模制材料。
基于气相沉积、例如由SiO2和/或SiNx构成的分离层由于光电子半导体芯片的温度敏感性在温度相对小的情况下制造。这还引起在电介质中构成孔和针孔，所述孔和针孔可在击穿电压显著降低时觉察到。附加地，在CVD方法中在组件的台阶处(在拓扑中)在层中构成裂纹。因此通常不能够达到对光电子半导体芯片的后侧绝缘的要求。
仅通过第一分离层或在具有至少一个基于气相沉积或溅射方法的第二分离层的层序列中，能够闭合已经沉积的层的孔或针孔，并且进一步改进电绝缘。原子子层或分子子层的层为具有极其好的包覆特性的典型闭合的层。因此，第一分离层(例如ALD)能够抵抗针孔和裂纹对击穿强度的负面影响。填充气相层的表面上的针孔，这同样适用于层中的在阶梯处越来越多出现的裂纹。
理想的介电层的击穿强度遵循如下关系：
Ubr＝Ecrit·d，
其中Ubr描述击穿电压，Ecrit描述对于层失效临界的场强，并且d描述层厚度。因此，能够通过高的Ecrit值或大的层厚度d达到高的击穿电压。层厚度d能够在不考虑成本课题和张力课题的情况下基本上自由地设定。相反，Ecrit是层参数，所述层参数由材料和沉积方法确定。基于原子层沉积或分子层沉积的特定材料的层当然具有比基于CVD或溅射的相同材料的层更高的Ecrit值。但是，ALD层由于相关的覆层方法的小的沉积率典型地仅以小的层厚度(例如<200nm)实现。与之相对，气相沉积或溅射方法由于其高的沉积率能够在足够短的工艺时间之内实现几百nm的相对大的层厚度。然而，与之相反，由于孔和裂纹所导致的较差的层质量(尤其在覆层温度小的情况下)，Ecrit值相对小。借助于随后的原子层沉积或分子层沉积，所述孔和裂纹能够闭合，这引起Ecrit进而Ubr的提高。在此，层序列的总厚度d由于原子层沉积/分子层沉积的相对小的生长率仅无关紧要地改变。借助于基于气相沉积或溅射方法和原子层沉积/分子层沉积的层的适当的组合，能够在高的击穿电压方面优化层厚度d和临界的场强Ecrit。
整体上，借助于第一分离层在所施加的电压较低的情况下能够消除或减小电击穿，所述电击穿典型地归因于存在针孔。因此，击穿强度接近无针孔的CVD块层的本征值。综上所述，因此，引入第一分离层能够实现借助于光电子半导体芯片的层构造中的附加的电介质将前侧和后侧更可靠地绝缘。
附图说明
从下面结合附图示出的实施例中得出其他的优点和有利的设计方案以及改进形式。
附图示出：
图1示出光电子半导体芯片的一个实施例的示意剖面图，
图2示出具有不同的分离层的光电子半导体芯片的测量特性，和
图3示出现有技术中的光电子半导体芯片的一个实施例的示意剖面图。
相同的、同类的或起相同作用的元件在附图中设有相同的附图标记。附图和在附图中示出的元件彼此间的大小关系不应视为是合乎比例的。更确切地说，为了更好的可视性和/或为了更好的理解，能够夸大地示出个别元件。
具体实施方式
下面示例性地根据设置用于产生辐射的半导体芯片、例如发光二极管半导体芯片、例如LED进行描述。与此不同地，半导体芯片也能够构成为辐射接收器，其中设有根据射到有源区域上的辐射功率产生电信号的有源区域。
图1示出光电子半导体芯片的一个实施例的示意剖面图。
光电子半导体芯片1包括半导体本体2。半导体本体2具有半导体层序列，所述半导体层序列具有有源区域20。有源区域20设置用于在紫外、可见或红外的光谱范围中产生辐射。沿竖直方向，即垂直于半导体本体的半导体层序列的主延伸平面，半导体本体2在辐射透射面26和主面27之间延伸。有源区域20设置在第一传导类型的第一半导体层21和与第一传导类型不同的第二传导类型的第二半导体层22之间。例如，第一半导体层是n型传导的，并且第二半导体层是p型传导的或相反。半导体本体、尤其有源区域优选包含III-V族或II-VI族化合物半导体材料。
光电子半导体芯片1例如构成为薄膜半导体芯片，其中用于半导体本体2的半导体层序列的生长衬底在外延沉积所述半导体层序列之后移除。这种半导体芯片良好近似朗伯表面辐射器。但是与此不同地，生长衬底也能够完全地保留在半导体芯片中或仅局部地移除或打薄。
III-V族化合物半导体材料尤其适合于在紫外光谱范围(AlxInyGa1-x-yN)经由可见光谱范围(尤其针对蓝色至绿色辐射为AlxInyGa1-x-yN，或尤其针对黄色至红色辐射为AlxInyGa1-x-yP)直至红外光谱范围(AlxInyGa1-x-yAs)中产生辐射。在此，分别适用的是0≤x≤1、0≤y≤1并且x+y≤1，尤其其中x≠1、y≠1、x≠0和/或y≠0。此外，借助尤其出自所提出的材料体系的III-V族半导体材料能够在产生辐射时实现高的内部量子效率。
半导体本体2具有多个凹部25，所述凹部从主面27穿过第二半导体层22和有源区域20延伸进入到第一半导体层21中，并且在那里终止。出于更好的可视性的理由，在附图中仅示出两个凹部25。凹部25分别与第一端子层31导电连接，所述第一端子层在半导体本体2和载体5之间延伸。借助于端子层31，凹部25彼此导电连接。
经由多个凹部25能够将载流子沿横向方向均匀地注入到第一半导体层21中。特别地，根据第一半导体层21的横向导电性，能够在宽的范围中改变凹部25的数量。在极端情况下，唯一的凹部25对于电接触第一半导体层21已经能够是足够的。
半导体芯片1包括载体5，所述载体沿竖直方向在前侧51和后侧52之间延伸。在该实施方式中，载体5例如具有掺杂的半导体材料，例如硅或锗。在载体5和半导体本体2之间设置有第一和第二电端子层31、32。半导体本体2与端子层31、32一起借助于连接层(未示出)、例如借助于导电的粘接层或借助于焊料层与载体5机械稳定地连接。
此外，第一端子层31在凹部25的区域中整面地覆盖载体5，并且水平地沿着载体5的前侧51延伸。在凹部25的区域中，第一端子层31沿横向方向通过凹部的绝缘层9限界，所述绝缘层在竖直方向上沿着半导体层序列延伸穿过凹部。第一半导体层21经由第一端子层31与第一接触件41导电连接。后者在半导体芯片的前侧上位于半导体本体2旁边。
光电子半导体芯片1还包括第二端子层32，所述第二端子层与第二半导体层22导电连接。端子层32至少部分地在水平方向上沿着半导体本体2的主面27延伸。端子层32横向延伸远至，使得在一个端部处构成第二接触件42。第一端子层31和第二端子层32在半导体芯片1的俯视图中能够至少局部地叠加。
第一和第二接触件41、42能够构成为除了第一或第二端子层31、32之外设置的层，如这在图1中示出。替选地，第一或第二端子层31、32本身的对于外部电接触可自由触及的区域也能够形成接触件41、42。
在第一端子层31和第二端子层32之间并且此外部分地沿着载体5构成绝缘层9。此外，绝缘层9覆盖凹部25的侧面进而将第一端子层31与第二半导体层22和有源层20绝缘。换言之，第一接触件41和第二接触件42仅经由二极管彼此导电连接。因此，在光电子半导体芯片1运行中，能够在第一接触件41和第二接触件42之间施加外部电压，使得将载流子注入到有源区域20中并且在那里复合以发射辐射。
在半导体本体2和载体5之间设有电绝缘的分离层6。电绝缘的分离层6沿水平方向平行于半导体本体2的主面27或者沿着载体5的前侧51延伸。在该实施例中，电绝缘的分离层6包括由第一分离层61、第二分离层62和第三分离层63构成的层序列。
第一分离层61是闭合的层，所述闭合的层借助原子层沉积方法(在此：ALD)构成。替选地，第一分离层61也能够借助分子层沉积方法(在此：MLD)构成。第一分离层61包括由电绝缘材料、例如Al2O3、SiO2或Ta2O5或这些材料的组合构成的至少一个单子层。第一分离层61例如具有大约40nm的厚度，即包括多个单子层。第一分离层61能够根据期望的绝缘程度和应用领域具有不同的厚度，所述厚度能够共计数百nm。第一分离层61的厚度例如出于成本考虑限制于较小的厚度，因为原子层沉积方法仅能够依次涂覆单子层进而是时间耗费的。
第一分离层61为电介质，所述电介质根据中间层的类型(英文“interlayer”)由第二和第三分离层62、63所包围。第二和第三分离层62、63为如下层，所述层借助于气相沉积法或溅射法涂覆。作为材料在此同样考虑电绝缘的材料，例如SiO2、SiNx或Si-ON。
由于在低温下从气相中沉积，第二和第三分离层62、63具有针孔和孔，所述针孔和孔在击穿电压显著降低时可察觉到。附加地，在拓扑中的台阶处在两个分离层中形成裂纹。第一分离层61是具有极其好的包覆特性的高度封闭的层，所述层作为单层已经提供高的可靠的电绝缘。通过将第一分离层61直接施加到基于CVD的层上，抵抗针孔和裂纹对击穿强度的影响，并且一定程度上封闭或填充所述针孔和裂纹。以该方式，在所施加的电压较小、例如在100V至200V的范围中时，能够消除或减少电击穿。因此，与借助常规的基于CVD的层或层序列可能的情况相比，将第一分离层施加到基于CVD的或溅射的层上或引入第一分离层61作为中间层允许将光电子半导体芯片的前侧和后侧还更可靠地绝缘。
在另外的实施方式(未示出)中，能够考虑如下薄膜半导体芯片，所述薄膜半导体芯片不具有凹部25，并且能够考虑如下薄膜半导体芯片，在所述薄膜半导体芯片中，用于第一半导体层序列的端子32设置在半导体本体2上。此外，无载体的薄膜半导体芯片作为变型形式是可行的。例如，所述薄膜半导体芯片的载体具有模制材料。
图2示出具有不同的绝缘层9的光电子半导体芯片的测量特性。
示出如下测量曲线，借助所述测量曲线说明借助于所介绍的方法改进的电绝缘。示出不同的曲线，所述曲线将不同的绝缘预防措施的结果相对照。在此，分别在芯片前侧和芯片后侧之间施加不同的电压，并且确定具有击穿的芯片的数量。曲线G1至G4源自具有如下绝缘层的半导体芯片，所述绝缘层完全地借助气相沉积施加。层分别具有相同的总厚度，所述层仅在由SiO2和SiNx构成的单层的布置和厚度方面不同。曲线G5最后示出由第一、第二和第三分离层61、62、63构成的层序列处的测量数据，如其结合图1讨论的那样。
在X轴中绘制在第一、第二和第三测量周期中在相应的半导体芯片上施加的电压U[V]。电压在此从零提高到值Umax。于是，针对每个值U挑出半导体芯片，所述半导体芯片由于电压显示出绝缘失效。这些挑出的半导体芯片的数量在y轴上以百分比表示。
图形示出令人惊讶的效果，所述效果可借助所提出的原理的层序列实现。曲线G1示出：仅由气相沉积的层构成的层序列在第一测量周期中就已经引起接近80％的显著的损坏N[％]。通过在总厚度相同的情况下基于CVD的单层的适当的变型形式，尽管能够显著地降低损坏率，然而所述损坏率保持高并且能够引起在半导体芯片的生产和测试阶段中的附加的成本和耗费。此外突出的是：损坏率N[％]随所施加的电压U按照预期提高。相反，所提出的层序列示出显著不同的变化曲线。损坏率根据测量曲线G5不仅显著降低，而且所述损坏率在测量范围之内也与所施加的电压无关。在第一测量周期中在U的值最小时可忽略的损坏归因于相关的半导体芯片的其他问题，例如工艺处理错误。
本申请要求德国申请102015116495.7的优先权，其公开内容通过参考并入本文。
本发明不通过根据实施例进行的描述局限于此。更确切地说，本发明包括任意新特征以及特征的任意组合，这尤其包含实施例中的特征的任意组合，即使所述特征或所述组合自身没有明确地在实施例中说明时也如此。
附图标记列表
1 光电子半导体芯片
2 半导体本体
5 载体
6 分离层
9 绝缘层
20 有源区域
21 半导体层
22 半导体层
25 凹部
26 辐射透射面
27 主面
31 第一端子层
32 第二端子层
41 接触件
42 接触件
51 载体的前侧
52 载体的后侧
61 第一分离层
62 第二分离层
63 第三分离层
G1 测量曲线
G2 测量曲线
G3 测量曲线
G4 测量曲线
G5 测量曲线
M1 第一测量周期
M2 第二测量周期
M3 第三测量周期
N[％] 损坏率
U[V] 电压

Claims (23)

1.一种光电子半导体芯片(1)，所述光电子半导体芯片具有：载体(5)；和设置在所述载体(5)上的半导体本体(2)，所述半导体本体具有半导体层序列；以及芯片前侧和芯片后侧，其中
-所述半导体层序列包括有源区域(20)，所述有源区域设置在第一半导体层(21)和第二半导体层(22)之间，并且所述有源区域设置用于产生或接收电磁辐射，
-所述第一半导体层(21)与第一接触件(41)导电连接，
-所述第一接触件(41)在所述芯片前侧上构成，
-所述第二半导体层(22)与第二接触件(42)导电连接，
-所述第二接触件(42)同样在所述芯片前侧上构成，并且
-电绝缘的分离层(6)，所述电绝缘的分离层将所述半导体芯片的所述芯片后侧与所述有源区域(20)电绝缘，其中所述电绝缘的分离层(6)包括至少一个第一分离层(61)，所述第一分离层具有至少一个原子子层的层或至少一个分子子层的层，并且借助于原子层沉积或分子层沉积来沉积。
2.根据权利要求1所述的光电子半导体芯片，
其中所述第一接触件(41)在所述有源区域(20)旁边构成。
3.根据权利要求1所述的光电子半导体芯片，
其中所述第二接触件(42)在所述有源区域(20)旁边构成。
4.根据权利要求1至3中任一项所述的光电子半导体芯片，
其中在所述载体的前侧(51)上、在所述载体的后侧(52)上或在所述载体(5)之内设置有所述电绝缘的分离层(6)。
5.根据权利要求1至3中任一项所述的光电子半导体芯片，
其中所述原子子层的层和/或分子子层的层具有一个或多个子层。
6.根据权利要求1至3中任一项所述的光电子半导体芯片，
其中所述第一分离层(61)具有至少一种或多种绝缘的氧化物化合物或氮化物化合物。
7.根据权利要求1至3中任一项所述的光电子半导体芯片，
其中所述第一分离层(61)具有下述材料中的一种或多种：AlxOy,SiO2,TaxOy,TaN,TiO,SiN,AlN,TiN,ZrO2,HfO2,HfSiO4,ZrSiO4,HfSiON。
8.根据权利要求1至3中任一项所述的光电子半导体芯片，
其中所述电绝缘的分离层(6)具有由电绝缘材料构成的层序列。
9.根据权利要求1至3中任一项所述的光电子半导体芯片，
其中所述层序列包括所述第一分离层(61)和至少一个第二分离层(62)，所述第二分离层(62)具有一个或多个通过气相沉积或溅射方法沉积的子层。
10.根据权利要求9所述的光电子半导体芯片，其中
-所述层序列具有第三分离层(63)，并且其中所述第三分离层(63)具有一个或多个通过气相沉积或通过溅射方法沉积的子层，和
-所述第一分离层(61)至少部分地由所述第二分离层(62)和第三分离层(63)包围。
11.根据权利要求10所述的光电子半导体芯片，
其中所述第二分离层(62)和/或所述第三分离层(63)具有至少一种或多种绝缘的氧化物化合物或氮化物化合物。
12.根据权利要求10所述的光电子半导体芯片，
其中所述第二分离层(62)和/或所述第三分离层(63)具有下述材料中的一种或多种：SiNx,Si-ON,SiO2,AlxOy,TaxOy,TaN,TiO,SiN,AlN,TiN,ZrO2,HfO2,HfSiO4,ZrSiO4,HfSiON。
13.根据权利要求1至3中任一项所述的光电子半导体芯片，
其中所述载体(5)具有导电材料、半导电材料、模制材料、陶瓷材料和/或高阻材料。
14.根据权利要求1至3中任一项所述的光电子半导体芯片，
其中所述第一半导体层(21)设置在所述有源区域(20)的背离所述载体(5)的一侧上，并且所述第一半导体层(21)经由第一端子层(31)与所述第一接触件(41)连接。
15.根据权利要求14所述的光电子半导体芯片，
其中所述半导体本体(2)具有至少一个凹部(25)，所述凹部延伸穿过所述第二半导体层(22)和所述有源区域(20)，并且其中所述第一端子层(31)至少部分地设置在所述凹部(25)中并且与所述第一半导体层(21)连接。
16.根据权利要求1至3中任一项所述的光电子半导体芯片，
-其中所述第二半导体层(22)经由第二端子层(32)与所述第二接触件(42)导电连接，和
-其中所述第二端子层(32)设置在所述有源区域(20)的朝向所述载体(5)的一侧上。
17.根据权利要求1至3中任一项所述的光电子半导体芯片，其中
-所述电绝缘的分离层(6)整面地在所述载体(5)的主面上构成，并且
-所述电绝缘的分离层(6)由第一分离层(61)、第二分离层(62)和第三分离层(63)形成，其中
-所述第一分离层(61)借助于原子层沉积或分子层沉积形成，并且所述第二分离层(62)和所述第三分离层(63)借助于气相沉积形成，
-所述第一分离层(61)设置在所述第二分离层(62)和所述第三分离层(63)之间，和
-所述第一分离层(61)与所述第二分离层(62)和所述第三分离层(63)直接接触。
18.一种用于制造光电子半导体芯片(1)的方法，所述光电子半导体芯片具有芯片前侧和芯片后侧，所述方法包括如下步骤：
-提供半导体层序列，所述半导体层序列具有有源区域(20)，所述有源区域设置在第一半导体层(21)和第二半导体层(22)之间；
-在所述芯片前侧上构成第一接触件(41)，并且在所述第一半导体层(21)和所述第一接触件(41)之间构成导电连接，
-在所述芯片前侧上构成第二接触件(42)，并且在所述第二半导体层(22)和所述第二接触件(42)之间构成导电连接，
-借助于原子层沉积或分子层沉积构成电绝缘的分离层(6)，所述电绝缘的分离层将所述半导体芯片的所述芯片后侧与所述有源区域(20)电绝缘，和
-形成由半导体层序列和载体(5)构成的复合件。
19.根据权利要求18所述的方法，
其中在所述有源区域(20)旁边构成所述第一接触件(41)。
20.根据权利要求18所述的方法，
其中在所述有源区域(20)旁边构成所述第二接触件(42)。
21.根据权利要求18至20中任一项所述的方法，其中
-将所述电绝缘的分离层(6)作为由第一分离层(61)和至少一个第二分离层(62)构成的组合施加，
-将所述第一分离层基于原子层沉积或分子层沉积构成，
-将所述第二分离层基于气相沉积或基于溅射方法构成，
-直接依次进行所述第一分离层和所述第二分离层的沉积。
22.根据权利要求18至20中任一项所述的方法，
其中将所述电绝缘的分离层(6)借助于如下原子层覆层方法和/或分子层覆层方法中的至少一个来施加：
-原子层沉积，
-原子层外延，
-原子层蒸镀，
-原子层生长，
-分子层沉积，
-分子层外延。
23.根据权利要求18至20中任一项所述的方法，其中
-将所述电绝缘的分离层(6)整面地在所述载体(5)的主面上构成，并且
-由第一分离层(61)、第二分离层(62)和第三分离层(63)形成所述电绝缘的分离层(6)，其中所述第一分离层(61)设置在所述第二分离层(62)和所述第三分离层(63)之间，并且所述第一分离层(61)与所述第二分离层(62)和所述第三分离层(63)直接接触，
-借助原子层沉积或分子层沉积形成所述第一分离层(61)，并且
-借助于气相沉积形成所述第二分离层(62)和第三分离层(63)。
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