JP6625736B2 - オプトエレクトロニクス半導体チップ、およびオプトエレクトロニクス半導体チップを製造するための方法 - Google Patents

オプトエレクトロニクス半導体チップ、およびオプトエレクトロニクス半導体チップを製造するための方法 Download PDF

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Description

本発明は、オプトエレクトロニクス半導体チップ、およびオプトエレクトロニクス半導体チップを製造するための方法に関する。
薄膜発光ダイオードチップは、特徴として、放射を生成および／または受信するための半導体本体と、発光積層体のエピタキシャル製造のための成長基板ではない支持体（例えばSi、Ge）と、分離層によって互いに電気的に絶縁されている第１および第２の電気端子層とからなる。図３は、表面エミッタの形態における従来技術の薄膜発光ダイオードチップを概略断面図で示す。発光ダイオードチップ（１）は、半導体積層体を含む半導体本体（２）を有する。半導体積層体は、とりわけ放射を生成および／または受信するように構成された活性領域（２０）を有する。活性領域（２０）は、典型的にはそれぞれ異なる導電型を有する第１の半導体層（２１）と第２の半導体層（２２）との間に配置されている。例えば、表面側の方を向いた第１の半導体層（２１）はｎ導電型であり、表面側とは反対側を向いた第２の半導体層（２２）はｐ導電型である。
半導体本体（２）は、導電性の支持体（５）の表面側（５１）に配置されている。半導体本体（２）と支持体（５）との間には、典型的には第１の電気端子層（３１）と、第２の電気端子層（３２）と、これらの電気端子層を電気的に分離するための絶縁性の分離層（９）とが配置されている。第１の半導体層（２１）は、半導体本体（２）の切欠部（２５）と第１の端子層（３１）とを介して、支持体（５）の裏面側に位置する第１のコンタクト部（４１）に接触接続されている。第２の半導体層（２２）は、第２の端子層（３２）を介して、半導体チップの表面側の第２のコンタクト部（４２）に導電的に接続されている。したがって、提示されるこの発光ダイオードチップ（１）は、表面側のコンタクト部（４２）および裏面側のコンタクト部（４１）の両方を有する。
種々異なる用途に関して、コンタクト部がもっぱら表面側だけに配置されている薄膜発光ダイオードチップが有利である。以下では裏面絶縁型チップと呼ばれるこのような発光ダイオードチップのためには、チップ裏面側とチップ表面側との電気的な分離が必要である。チップ裏面側と電気端子層（３１，３２）との間に電気的な接続が存在してはならない。例えば、薄膜発光ダイオードチップの表面側と裏面側との電気的な分離は、（例えばAlN、SiNからなる）セラミック支持体、ガラス支持体、または例えば非ドープもしくは低ドープの高抵抗のシリコン支持体もしくはゲルマニウム支持体を使用することによって実現することができる。このような解決策は、実際には高価であることが多く、標準的な薄膜発光ダイオードチップの既存の製造プロセスに組み込むことは困難である。
本発明の課題は、裏面絶縁の改善を可能にするオプトエレクトロニクス半導体チップ、およびオプトエレクトロニクス半導体チップを製造するための方法を提供することである。
上記の課題は、とりわけ独立請求項の対象によって解決される。さらなる実施形態は、従属請求項の対象である。
少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体チップは、半導体積層体が載置された支持体を有する。半導体チップはさらに、チップ表面側と、チップ裏面側とを有する。
半導体積層体は、好ましくはエピタキシャル成長されている。半導体チップは、好ましくは薄膜半導体チップである。薄膜半導体チップは、好ましくは半導体積層体の成長基板を有さないか、または成長基板が、半導体積層体のために単独ではもはや機械的に安定しない程に薄化されている。薄膜半導体チップは、機械的な安定化のために通常、支持体を含む。支持体は、好ましくは導電性に構成されている。
半導体積層体は、接合剤を用いずにボンディングによって支持体に取り付けることができる。さらに、半導体積層体を接合層、例えばはんだ層または接着材層によって支持体に取り付けることも可能である。
半導体積層体は、活性領域を含み、活性領域は、第１の半導体層と第２の半導体層との間に配置されている。半導体積層体の活性領域は、電磁放射を生成または受信するために設けられている。活性領域は、例えば紫外線、可視線、または赤外線のスペクトルの放射を受信または生成するように構成されている。活性領域はさらに、例えば第１の半導体層と第２の半導体層との間に配置されている。有利には、第１の半導体層および第２の半導体層は、それぞれ異なる導電型を有する半導体材料からなる。例えば第１の半導体層がｎ導電型であり、第２の半導体層がｐ導電型であるか、またはその逆である。通常、第１の半導体層および第２の半導体層は、導電性に構成されており、半導体チップの導電性領域に属する。半導体積層体は、半導体本体を構成することができるか、または半導体本体の一部とすることができる。この場合、半導体本体を必ずしも半導体材料から形成する必要はない。むしろ、半導体本体は、半導体積層体の他に金属層または酸化物層を有することもできる。
第１の半導体層は、第１のコンタクト部に導電的に接続されている。第１のコンタクト部は、チップ表面側に、とりわけ活性領域に隣接して形成されている。第２の半導体層は、第２のコンタクト部に導電的に接続されている。この場合、第２のコンタクト部も、チップ表面側に、とりわけ活性領域に隣接して形成されている。例えば、第１および第２のコンタクト部は、チップ表面側において半導体チップの２つの対向する外側の上または近傍で半導体本体の側方に配置されている。
さらに、追加的な電気絶縁性の分離層が設けられている。この電気絶縁性の分離層は、例えば支持体に近い方の電気端子層、すなわち例えば第１の端子層と、支持体との間に配置されており、これらの両方を完全に覆っている。代替形態では、絶縁性の分離層を全面的に支持体の裏面側に配置してもよい。絶縁性の分離層は、例えば１つまたは複数の原子単層または分子単層を含む。
絶縁性の分離層の両側が中間層（英語では“interlayer”）の形態で支持体材料（例えばSiまたはGe）によって包囲されている、３層構造の支持体も考えられる。外部の支持体を有さない薄膜発光ダイオードチップの場合、分離層は、好ましくはチップ裏面側で、裏面側に近い方の端子層上に配置されている。
好ましくは支持体と半導体本体との間に、第１および第２の電気端子層が配置されている。第１および第２の端子層は、絶縁層によって互いに電気的に絶縁されている。
少なくとも１つの実施形態によれば、絶縁性の分離層は、支持体の表面側に、支持体の裏面側に、または支持体の内部に配置されている。絶縁性の分離層は、例えば支持体に最も近い端子層と、支持体との間に配置されている。
少なくとも１つの実施形態によれば、電気絶縁性の分離層は、少なくとも１つの第１の分離層を有する。この第１の分離層は、少なくとも１つの原子層の層または少なくとも１つの分子層の層を有する。第１の分離層は、例えば切欠部または孔のない閉鎖された層として形成されている。このような層は、例えば原子層堆積または分子層堆積によって、半導体本体または支持体の表面上における２つ以上の周期的に実施される自己制限的な表面反応によって達成することができる。
少なくとも１つの実施形態によれば、原子層の層および／または分子層の層は、１つまたは複数の層を有する。原子層堆積または分子層堆積の場合には、分離層を自己制限的な反応によって処理サイクルごとに所定の値だけ成長させることができる。したがって分離層は、反応サイクルの回数に比例して成長し、これによって層厚さを正確に制御することができる。
少なくとも１つの実施形態によれば、第１の分離層は、少なくとも１つまたは複数の絶縁性の酸化物化合物または窒化物化合物、例えばAlxOy、SiO2、TaxOy、TaN、TiO、SiN、AlN、TiN、ZrO2、HfO2、HfSiO4、ZrSiO4、HfSiONを含む。
少なくとも１つの実施形態によれば、電気絶縁性の分離層は、複数の電気絶縁性材料からなる積層体を有する。とりわけ、これらの電気絶縁性材料は、それぞれ異なっていてもよい。
少なくとも１つの実施形態によれば、積層体は、第１の分離層と、少なくとも１つの第２の分離層とを含む。第２の分離層は、１つまたは複数の堆積層を有する。第２の分離層は、例えば気相堆積またはスパッタ法のような堆積速度の速い代替方法によって被着させることができる。第１の分離層と第２の分離層とは、互いに調整し合うことができ、改善された電気絶縁を達成することができる。この場合、第１の分離層は、好ましくは第２の分離層に直接的に時間的に後続して被着される。
少なくとも１つの実施形態によれば、積層体は、第３の分離層を有する。第３の分離層は、好ましくは気相堆積またはスパッタ法によって堆積された１つまたは複数の層を有する。第１の分離層の堆積は、第２および／または第３の分離層の堆積に後続する。
さらなる実施形態では、第１の分離層は、第２の分離層および第３の分離層によって少なくとも部分的に包囲されている。したがって、第１の分離層は、第２の分離層および第３の分離層によって表面が少なくとも部分的に包囲されている中間層である。
少なくとも１つの実施形態によれば、第２の分離層および／または第３の分離層は、少なくとも１つまたは複数の絶縁性の酸化物化合物または窒化物化合物、例えばAlxOy、SiO2、TaxOy、TaN、TiO、SiN、AlN、TiN、ZrO2、HfO2、HfSiO4、ZrSiO4、HfSiONを含む。
少なくとも１つの実施形態によれば、支持体は、導電性材料または半導体材料を有する。したがって、支持体のための材料としてシリコンまたはゲルマニウムが適している。支持体はさらに、モールド材料、セラミック材料、および／または高抵抗材料を含むことができる。支持体材料の選択は、例えば支持体材料の熱膨張係数に対して影響を及ぼし、使用分野に応じて適合することができる。セラミック材料または高抵抗材料は、例えば追加的な電気絶縁のために設けることができる。
少なくとも１つの実施形態によれば、第１の半導体層は、活性領域の、支持体とは反対側を向いた側に配置されている。第１の半導体層は、第１の端子層を介して第１のコンタクト部に導電的に接続されている。
少なくとも１つの実施形態によれば、半導体本体は、少なくとも１つの切欠部を有し、切欠部は、第２の半導体層および活性領域を貫通して第１の半導体層内に延在している。この場合、第１の端子層は、少なくとも部分的に切欠部内に配置されており、第１の半導体層に導電的に接続されている。
少なくとも１つの実施形態によれば、第２の半導体層は、第２の端子層を介して第２のコンタクト部に導電的に接続されている。この場合、第２の端子層は、活性領域の、支持体の方を向いた側に配置されている。
半導体チップの１つの実施形態によれば、電気絶縁性の分離層は、全面的に支持体の主面上に形成されており、特に好ましくは支持体と直接的に接触するように形成されている。この実施形態ではさらに、電気絶縁性の分離層は、原子層堆積または分子層堆積によって形成された第１の分離層と、気相堆積によって形成された第２の分離層および第３の分離層とから形成されており、第１の分離層は、第２の分離層と第３の分離層との間に配置されており、第１の分離層は、第２の分離層および第３の分離層と直接的に接触しており、好ましくはそれぞれ全面的に接触している。換言すれば、第１の分離層と第２の分離層と第３の分離層とは、それぞれ好ましくは互いに直接的に重なり合って被着されており、第１の分離層は、第２の分離層と第３の分離層との間に配置されている。
このような絶縁性の分離層は、非常に良好な絶縁耐力を有すると同時に、処理期間が短いという利点を有する。
半導体チップの以下の要素、すなわち活性領域と、放射生成領域と、端子層と、電気コンタクト部と、半導体層とは通常、半導体チップの導電性領域に属する。電気絶縁性の分離層は、好ましくはチップ裏面側および／または支持体を導電性領域から絶縁させる。電気絶縁性の分離層は、特に好ましくはチップ裏面側および／または支持体を活性領域から絶縁させる。チップ裏面側は、例えば支持体の主面によって形成することができる。支持体および／またはチップ裏面側は、導電性に構成することができる。
チップ表面側およびチップ裏面側を有するオプトエレクトロニクス半導体チップを製造するための方法は、少なくとも１つの実施形態によれば以下のステップを含む。
まず始めに、第１の半導体層と第２の半導体層との間に配置された活性領域を有する半導体積層体が用意される。第１のコンタクト部は、チップ表面側に、とりわけ活性領域に隣接して形成される。さらに、第１の半導体層と第１のコンタクト部との間に導電性接続が形成される。さらに、チップ表面側に、とりわけ活性領域に隣接して第２のコンタクト部が形成される。さらに、第２の半導体層と第２のコンタクト部との間に導電性接続が形成される。
電気絶縁性の分離層は、半導体本体の、支持体とは反対側を向いた裏面側に、支持体の表面側に、または支持体の内部に形成される。最後に、半導体積層体および支持体からなる複合体を形成し、一緒に接合して半導体チップを形成する。
少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体チップを製造するための方法は、以下のステップを含む：
１．第１の半導体層と第２の半導体層との間に配置された活性領域を有する半導体積層体が成長基板上に用意される。
２．第２の半導体層上に第２の電気端子層が被着される。
３．活性領域に開口部が形成される。
４．続いて、半導体積層体の裏面側に分離層が被着される。
５．半導体積層体の裏面側に第１の電気端子層が被着され、第１の電気端子層の部分領域が開口内に形成される。
６．電気絶縁性の分離層が全面的に第１の端子層上に被着される。
７．半導体積層体、支持体層、および端子層からなる複合体が形成され、一緒に接合されて半導体チップが形成される。
８．成長基板が薄化されるか、または完全に除去される。
９．半導体積層体が局所的に除去され、第１および第２のコンタクト部が被着される。
ステップ６）の代替形態では、絶縁性の分離層が全面的に支持体の表面側または裏面側に被着される。後者は、複合体の形成後でも可能である。代替形態では、支持体は、両側が部分的に包囲されている分離層を含む。
少なくとも１つの実施形態によれば、電気絶縁性の分離層は、原子層堆積または分子層堆積によって、半導体本体の、支持体の方を向いた側に、または支持体上に被着される。
少なくとも１つのさらなる実施形態によれば、電気絶縁性の分離層は、原子層堆積または分子層堆積に基づく第１の分離層と、気相堆積またはスパッタ法に基づく少なくとも１つの別の分離層とからなる組み合わせとして構成される。原子層堆積／分子層堆積に基づく層は、ＣＶＤ（英語ではchemical vapour deposition）に基づく層またはスパッタ堆積層のような少なくとも１つの気相堆積部に直接的に接続しており、前者の層は、第２の層に時間的に後続して堆積される。
電気絶縁性の分離層を原子層の層または分子層の層として製造するために考えられる方法は、原子層堆積（英語では“atomic layer deposition”，ＡＬＤ）または分子層堆積（英語では“molecular layer deposition”）である。これらの方法は、２つ以上の周期的に実施される自己制限的な表面反応による薄層または薄膜の堆積をもたらす。これらの層は通常、多結晶構造または非晶質構造を有する。しかしながら、提示される原理の枠内では、原子層堆積または分子層堆積が従来の気相堆積またはＣＶＤ法（英語では“chemical vapour deposition”）であると理解すべきではない。
ＣＶＤ法（“chemical vapour deposition”，化学気相堆積）の場合にも、被覆すべき表面が所定の体積で提供される。この体積中にさらに少なくとも１つの出発物質が供給され、この出発物質から化学反応によって、被覆すべき表面に固体ＣＶＤ層が堆積される。通常は、この体積中に少なくとも１つの第２の出発材料が存在しており、この第２の出発材料と第１の出発材料が化学反応して表面に固体ＣＶＤ層を形成する。
ＣＶＤ法とは異なり原子層堆積または分子層堆積の場合には、出発材料が周期的かつ順次に反応に至らしめられる。それぞれの部分反応を互いに分離させることができ、表面に限定することができる。この場合、部分反応は自己制限的である。すなわち、部分反応の出発材料が自身または自身の配位子と反応せず、これによって１サイクル当たりの１つの部分反応の層成長が最大でも１つの単層に制限される。
少なくとも１つの実施形態によれば、電気絶縁性の分離層は、以下の名称で公知の原子層堆積法および／または分子層堆積法：
・原子層堆積（atomic layer deposition）、
・原子層エピタキシ（atomic layer epitaxy）、
・原子層蒸着（atomic layer evaporation）、
・原子層成長（atomic layer growth）、
・分子層堆積（molecular layer deposition）、
・分子層エピタキシ（molecular layer epitaxy）、
のうちの少なくとも１つによって被着される。
ＡＬＤ法（“atomic layer deposition”，原子層堆積）の場合には、被覆すべき表面が所定の体積で提供される。この体積に少なくとも第１の気体の出発物質が供給され、この第１の気体の出発物質が、被覆すべき表面上で吸着される。被覆すべき表面が第１の出発材料によって好ましくは完全にまたはほぼ完全に覆われた後、依然として気体で存在するか、または表面上で吸着されずに存在する第１の出発材料の一部が通常、体積から再び除去されて、この体積に第２の出発材料が供給される。第２の出発材料は、表面上で吸着された第１の出発物質と化学反応して固体ＡＬＤ層を形成するために設けられている。固体ＡＬＤ層はさらに、通常、被覆される表面と少なくとも部分的に共有結合されている。
したがってＡＬＤ法は、被覆すべき表面上での少なくとも１つの化学反応によってＡＬＤ層が形成されるという点において優れている。通常、化学反応は、所定の反応温度で生じる。特に好ましくは、被覆すべき表面は、固体ＡＬＤ層を形成するための化学反応が生じる反応温度を有する。ＡＬＤ法では３つ以上の出発物質を使用することもできる。
例えばＣＶＤ法（“chemical vapour deposition”，ＣＶＤ）のような他の気相からの堆積方法と比較して、ＡＬＤ法はとりわけ、堆積すべき層を形成するための化学反応のためのそれぞれの出発材料が、互いに別個に体積中に導入され、出発材料のうちの吸収されなかった部分、または化学変化しなかった部分が体積から再び除去され、その後この体積に別の出発材料が供給されるという点において優れている。ＡＬＤ法は、堆積すべき層の層厚さを特に良好に制御することができるという利点を有する。ＡＬＤ法によってさらに、高アスペクト比を有する構造化された表面を非常に良好に成形することができる。
ＡＬＤ法によって堆積されたＡＬＤ層は、とりわけ層厚さが非常に均一であり、かつ層構造が非常に均一であるという点において優れている。とりわけＡＬＤ層は、例えばピンホールのような欠陥が少なく、高密度を有する。
本発明では、電気絶縁性の分離層を堆積させるためにＡＬＤ法を使用することが特に好ましい。本方法の１つの実施形態によれば、電気絶縁性の分離層は、全面的に支持体の主面上に形成され、好ましくは支持体と直接的に接触するように形成される。電気絶縁性の分離層はさらに、第１の分離層と、第２の分離層と、第３の分離層とから形成され、第１の分離層は、第２の分離層と第３の分離層との間に配置され、第１の分離層は、第２の分離層および第３の分離層と直接的に接触される。この場合、第１の分離層は、好ましくは原子層堆積または分子層堆積によって、特に好ましくはＡＬＤ法によって形成され、第２の分離層および第３の分離層は、気相堆積によって形成される。
提示されるオプトエレクトロニクス半導体チップでは、追加的な非導電性の層をチップに導入することによって表面側と裏面側との電気的な分離が達成される。電気絶縁性の分離層によって、薄膜発光ダイオードチップの表面側と裏面側との簡単な電気絶縁を達成することが可能となる。特殊な電気絶縁性の支持体材料を省略することが可能となり、これによって、提案される構成および方法が特に低コストになる。提案される方法はさらに、オプトエレクトロニクス半導体チップを製造するための公知の標準プロセスに組み込むことができる。とりわけ、例えばセラミックベースの基板のような他の支持体材料を使用した場合とは異なり、半導体素子の処理可能性に対して殆どまたは全く影響が生じない。
とりわけ、提案される方法は、１つのウェーハから複数のオプトエレクトロニクス半導体チップを個別化する既存の切断プロセスと互換性がある。このことは、セラミック支持体の場合には「チッピング」が発生するせいで不可能である。後者は、面倒にもいわゆる「スクライブ＆ブレイク」方法において切断しなければならない。セラミック支持体に比べて改善された互換性は、既存のボンディング技術に関しても存在する。セラミック支持体の場合にはむしろ、ＣＴＥ（熱膨張係数，英語では“coefficient of thermal expansion”，ＣＴＥ）のミスマッチのせいで支持体および／またはサファイアの破損率が高くなる。最後に、提案される方法は、既存の裏面メタライゼーションとも互換性がある。セラミック支持体の場合とは異なり、接着の問題が見込まれない。セラミックベースの裏面絶縁と比較して、提案される方法のさらなる利点は、このようにして生成されたチップと、チップのハウジングとの良好な熱的接続である。なぜなら、ＬＥＤチップの大部分は、GaNおよびシリコンのような高熱伝導率の材料から形成することができるからである。
提示される方法は、種々の発光ダイオードチップに適しているだけではない。すなわち、本方法は、第１の半導体層のためのコンタクト層が半導体本体上でチップ表面側に設けられている薄膜チップのためにも有利に使用することができる。切欠部を有さない薄膜半導体チップや、第１の半導体積層体のための接続部が半導体本体上に配置されている薄膜半導体チップも考えられる。さらに、支持体を有さない薄膜半導体チップも１つの変形例として可能である。薄膜半導体チップの支持体は、例えばモールド材料を有する。
例えばSiO2および／またはSiNxからの気相堆積に基づく分離層は、オプトエレクトロニクス半導体チップの温度脆弱性に起因して比較的低温で製造される。このことによって、とりわけ誘電体における孔およびピンホールの形成が引き起こされ、これらのピンホールまたは孔は、絶縁破壊電圧が格段に低下することで知覚され得る。さらにＣＶＤ法の場合には、構成素子の（トポグラフィにおける）階段部において層に亀裂が形成される。したがって、オプトエレクトロニクス半導体チップの裏面絶縁に対する要件を規則的に達成することができない。
第１の分離層単独によって、または気相堆積またはスパッタ法に基づく少なくとも１つの第２の分離層を有する積層体に含まれた第１の分離層によって、既に堆積されている層の孔またはピンホールを閉鎖することができ、電気絶縁性をさらに改善することができる。原子層または分子層の層は、非常に良好な成形特性を有する典型的には閉鎖された層である。したがって、第１の分離層（例えばＡＬＤ）は、ピンホールおよび亀裂による絶縁耐力に対する負の影響を打ち消すことができる。気相層の表面上のピンホールが充填され、このことは、階段部においてより頻繁に生じる層の亀裂にも適用される。
理想的な誘電体層の絶縁耐力は、以下の関係式に従う：
Ｕｂｒ＝Ｅｃｒｉｔ・ｄ
なお、Ｕｂｒは絶縁破壊電圧を表し、Ｅｃｒｉｔは層の機能不全にとって重要な臨界電界強度を表し、ｄは層厚さを表す。高い絶縁破壊電圧は、高いＥｃｒｉｔ値または厚い層厚さｄによって達成することができる。層厚さｄは、コストの問題および支持力の問題を除いて実質的に自由に設定することができる。これに対してＥｃｒｉｔは、材料および堆積方法によって決定される層パラメータである。原子層堆積または分子層堆積に基づく所定の材料の層は、当然、ＣＶＤまたはスパッタに基づく同じ材料の層よりも高いＥｃｒｉｔ値を有する。しかしながら、ＡＬＤ層は、該当する被覆方法の堆積速度が遅いので、典型的にはわずかな層厚さ（＜約２００ｎｍ）でしか実現されない。これに対して気相堆積またはスパッタ法は、堆積速度が速いので、十分に短い処理時間内に数１００ｎｍの比較的厚い層厚さを可能にする。しかしながら、これに対して、孔および亀裂の結果として層の品質が悪いので（とりわけ被覆温度が低い場合）、Ｅｃｒｉｔ値が比較的低くなってしまう。後続する原子層堆積または分子層堆積によってこれらの孔および亀裂を閉鎖することができ、これによってＥｃｒｉｔおよびＵｂｒの増加がもたらされる。積層体の全体厚さｄは、原子層堆積／分子層堆積の成長速度が比較的遅いのでわずかにしか変化しない。気相堆積またはスパッタ法に基づく層と、原子層堆積／分子層堆積に基づく層とを適切に組み合わせることにより、層厚さｄおよび臨界電界強度Ｅｃｒｉｔの両方を、高い絶縁破壊電圧に関して最適化することができる。
全体として、典型的にはピンホールの存在に起因する低印加電圧の場合における電気的な絶縁破壊を、第１の分離層によって排除または低減することができる。したがって、絶縁耐力は、ピンホールのないＣＶＤバルク層の固有値に近似する。すなわち要約すると、第１の分離層を導入することにより、オプトエレクトロニクス半導体チップの層構造における追加的な誘電体によって表面側と裏面側とのより確実な絶縁が可能となる。
さらなる利点、ならびに有利な実施形態および発展形態は、図面に関連して図示された以下の実施例から明らかになる。
オプトエレクトロニクス半導体チップの１つの実施例の概略断面図である。 複数の異なる分離層を有するオプトエレクトロニクス半導体チップの測定特性図である。 従来技術のオプトエレクトロニクス半導体チップの１つの実施例の概略断面図である。
各図面において同じ、同様の、または同じ作用を有する要素には、それぞれ同じ参照番号が付されている。図面に図示された要素同士の形状および寸法比は、縮尺通りであるとみなすべきではない。むしろ個々の要素、とりわけ層厚さは、より良好に表現および／または理解するために誇張されて大きく図示されている場合がある。
以下では、放射を生成するために設けられた半導体チップ、例えば発光ダイオード半導体チップ、例えばＬＥＤを例として参照しながら説明する。これに反して、半導体チップを放射受信器として構成することも可能であり、放射受信器の場合には、活性領域が、当該活性領域に入射した放射出力に依存して電気信号を生成するために設けられている。
図１は、オプトエレクトロニクス半導体チップの１つの実施例を概略断面図で示す。
オプトエレクトロニクス半導体チップ１は、半導体本体２を含む。半導体本体２は、活性領域２０を有する半導体積層体を有する。活性領域２０は、紫外線、可視線、または赤外線のスペクトル範囲の放射を生成するために設けられている。半導体本体２は、垂直方向において、すなわち半導体本体の半導体積層体の主延在平面に対して垂直な方向において、放射通過面２６と主面２７との間に延在している。活性領域２０は、第１の導電型の第１の半導体層２１と、第１の導電型とは異なる第２の導電型の第２の半導体層２２との間に配置されている。例えば第１の半導体層がｎ導電型であり、第２の半導体層がｐ導電型であるか、またはその逆である。半導体本体、とりわけ活性領域は、好ましくはＩＩＩ−Ｖ族化合物半導体材料またはＩＩ−ＶＩ族化合物半導体材料を含有する。
オプトエレクトロニクス半導体チップ１は、例えば薄膜半導体チップとして構成されており、薄膜半導体チップの場合には、半導体本体２の半導体積層体のための成長基板が、例えば半導体本体２のエピタキシャル堆積後に除去されている。このような半導体チップは、良好な近似ではランベルト表面放射器である。しかしながらこれに反して、成長基板を半導体チップに完全に残しておくこと、または部分的にのみ除去または薄化することも可能である。
ＩＩＩ−Ｖ族化合物半導体材料は、紫外線のスペクトル範囲（AlxInyGa1-x-yN）から、可視線のスペクトル範囲（とりわけ青色放射から緑色放射の場合にはAlxInyGa1-x-yN、またはとりわけ黄色放射から赤色放射の場合にはAlxInyGa1-x-yP）を経て、赤外線のスペクトル範囲（AlxInyGa1-x-yAs）までの放射を生成するために特に適している。なお、それぞれ０≦ｘ≦１、０≦ｙ≦１、およびｘ＋ｙ≦１が適用され、とりわけｘ≠１、ｙ≠１、ｘ≠０、および／またはｙ≠０である。さらに、とりわけ上述した材料系からなるＩＩＩ−Ｖ族化合物半導体材料を用いると、放射生成時に高い内部量子効率を達成することができる。
半導体本体２は、複数の切欠部２５を有し、これらの切欠部２５は、主面２７から第２の半導体層２２および活性領域２０を貫通して第１の半導体層２１内へと延在し、第１の半導体層２１で終端している。より良好に表現するために、図面には２つの切欠部２５のみが図示されている。これらの切欠部２５は、それぞれ第１の端子層３１に導電的に接続されており、第１の端子層３１は、半導体本体２と支持体５との間に延在している。この端子層３１によって、切欠部２５同士が互いに導電的に接続されている。
複数の切欠部２５を介して、電荷担体を第１の半導体層２１に水平方向に均一に注入することができる。とりわけ第１の半導体層２１の横方向導電率に依存して、切欠部２５の個数を広範囲に変化させることができる。極端なケースでは、第１の半導体層２１の電気的なコンタクトのためにただ１つの切欠部２５だけでもう十分である場合がある。
半導体チップ１は、支持体５を含み、この支持体５は、垂直方向において表面側５１と裏面側５２との間に延在している。この実施形態では、支持体５は、例えばドープされた半導体材料、例えばシリコンまたはゲルマニウムを有する。支持体５と半導体本体２との間には、第１および第２の電気端子層３１，３２が配置されている。半導体本体２は、接続層（図示せず）を用いて、例えば導電性の接着剤層またははんだ層を用いて、これらの端子層３１，３２と一緒に支持体５に機械的に安定的に接続されている。
第１の端子層３１はさらに、切欠部２５の領域において支持体５を全面的に覆っており、支持体５の表面側５１に沿って水平方向に延在している。切欠部２５の領域において第１の端子層３１は、切欠部の絶縁層９によって水平方向に画定されており、この絶縁層９は、垂直方向に切欠部を通って半導体積層体に沿って延在している。第１の半導体層２１は、第１の端子層３１を介して第１のコンタクト部４１に導電的に接続されている。後者は、半導体チップの表面側において半導体本体２の側方に配置されている。
オプトエレクトロニクス半導体チップ１はさらに、第２の端子層３２を含み、この第２の端子層３２は、第２の半導体層２２に導電的に接続されている。端子層３２は、水平方向において少なくとも部分的に半導体本体２の主面２７に沿って延在している。端子層３２は、一方の端部に第２のコンタクト部４２が形成されるまで、水平方向に延在している。第１の端子層３１と第２の端子層３２とは、半導体チップ１の平面図において少なくとも部分的に重なり合うことができる。
第１および第２のコンタクト部４１，４２は、図１に図示されているように、第１または第２の端子層３１，３２に対して追加的に設けられた層として構成することができる。代替形態では、第１または第２の端子層３１，３２のうち、外部との電気的なコンタクトのために自由にアクセス可能な領域自体を、コンタクト部４１，４２とすることも可能である。
第１の端子層３１と第２の端子層３２との間に、さらには部分的に支持体５に沿って、絶縁層９が形成されている。絶縁層９はさらに、切欠部２５の側面を覆っており、第１の端子層３１を第２の半導体層２２および活性領域２０から絶縁させる。換言すれば、第１のコンタクト部４１と第２のコンタクト部４２とは、ダイオードを介してのみ互いに導電的に接続されている。したがって、オプトエレクトロニクス半導体チップ１の動作中、第１のコンタクト部４１と第２のコンタクト部４２との間に外部電圧を印加することができ、これによって電荷担体が活性領域２０に注入され、そこで放射のエミッションのもとで再結合する。
半導体本体２と支持体５との間には、電気絶縁性の分離層６が設けられている。電気絶縁性の分離層６は、水平方向において半導体本体２の主面２７に対して平行に、または支持体５の表面側５１に沿って延在している。この実施例では、電気絶縁性の分離層６は、第１の分離層６１と第２の分離層６２と第３の分離層６３とからなる積層体を含む。
第１の分離層６１は、原子層堆積法（ここではＡＬＤ）によって形成される閉鎖された層である。代替形態では、第１の分離層６１を分子層堆積法（ここではＭＬＤ）によって形成することも可能である。第１の分離層６１は、例えばAl2O3、SiO2、またはTa2O5のような電気絶縁性材料、またはこれらの物質の組み合わせからなる少なくとも１つの単層を含む。第１の分離層６１は、例えば約４０ｎｍの厚さを有し、すなわち複数の単層を含む。第１の分離層６１は、所望の絶縁度および使用分野に応じて異なる厚さを有することができ、この厚さは、数１００ｎｍに及ぶことができる。第１の分離層６１の厚さは、例えばコスト上の理由から比較的わずかな厚さに制限される。なぜなら、原子層堆積法は、単層を順次に堆積させることしかできないので時間的に手間がかかるからである。
第１の分離層６１は、中間層（英語では“interlayer”）の形態で第２および第３の分離層６２，６３によって包囲されている誘電体である。第２の分離層６２も第３の分離層６３も、気相堆積法またはスパッタ法によって堆積された層である。材料としては、この場合にも電気絶縁性材料、例えばSiO2、SiNx、またはSi-ONが考慮の対象となる。
第２および第３の分離層６２，６３は、気相から低温で堆積される結果としてピンホールおよび孔を有することとなり、これらのピンホールまたは孔は、絶縁破壊電圧が格段に低下することで知覚され得るであろう。さらに、トポグラフィにおける階段部において両方の分離層に亀裂が形成される。第１の分離層６１は、非常に良好な成形特性を有する高度に閉鎖された層であり、単一層としてでも非常に信頼性のある電気絶縁性を提供する。第１の分離層６１をＣＶＤに基づく層上に直接的に被着させることにより、ピンホールおよび亀裂による絶縁耐力に対する影響が打ち消され、これらのピンホールおよび亀裂がいわば閉鎖または充填される。このようにして、例えば１００Ｖ〜２００Ｖの範囲の低印加電圧での電気的な絶縁破壊を排除または低減することができる。したがって、第１の分離層をＣＶＤに基づく層またはスパッタ堆積層上に被着させることによって、あるいは第１の分離層６１を中間層として挿入することによって、従来のＣＶＤに基づく層または積層体を用いた場合よりもさらに確実に、オプトエレクトロニクス半導体チップの表面側と裏面側とを絶縁させることが可能となる。
さらなる実施形態（図示せず）では、切欠部２５を有さない薄膜半導体チップや、第１の半導体積層体のための接続部３２が半導体本体２上に配置されているような薄膜半導体チップが考えられる。さらに、支持体を有さない薄膜半導体チップも１つの変形例として可能である。薄膜半導体チップの支持体は、例えばモールド材料を有する。
図２は、複数の異なる絶縁層９を有するオプトエレクトロニクス半導体チップの測定特性図を示す。
提示される方法によって改善された電気絶縁性を明確に示す複数の測定曲線が図示されている。複数の異なる絶縁措置による結果を対比的に示す複数の異なる曲線が示されている。この場合には、チップ表面側とチップ裏面側との間にそれぞれ異なる電圧が印加され、絶縁破壊を有するチップの個数が求められた。曲線Ｇ１〜Ｇ４は、完全に気相堆積によって被着された絶縁層を有する半導体チップに由来する。これらの層は、それぞれ同じ全体厚さを有し、SiO2およびSiNxからなる単一層の配置および／または厚さにおいてのみそれぞれ異なっている。最後に、曲線Ｇ５は、図１に関連して説明したように、第１、第２、および第３の分離層６１，６２，６３からなる積層体に関する測定データを示す。
ｘ軸には、第１、第２、および第３の測定サイクルにおいてそれぞれの半導体チップに印加された電圧Ｕ［Ｖ］がプロットされている。このとき電圧は、ゼロから値Ｕｍａｘまで増加された。その後、それぞれの値Ｕに関して、電圧の結果として絶縁不良を示した半導体チップが選び出された。選び出されたこれらの半導体チップの個数は、ｙ軸上にパーセントで示されている。
このグラフは、提案される原理の積層体によって達成することができる驚くべき効果を示している。曲線Ｇ１は、気相堆積による層のみからなる積層体が第１の測定サイクルにおいて既に８０％に近い顕著な故障率Ｎ［％］をもたらすことを示す。全体厚さを同じにしてＣＶＤに基づく単一層を適切に変化させることによって故障率を大幅に低減することは可能であるが、それでも高いままであり、半導体チップの製造および試験段階における追加的なコストおよび労力をもたらす可能性がある。さらには予想通り、故障率Ｎ［％］が印加電圧Ｕと共に増加することが見て取れる。しかしながら提案される積層体は、これに対して格段に異なる推移を示す。故障率は、測定曲線Ｇ５によれば大幅に低減されるだけでなく、試験範囲内では印加電圧にも依存していない。第１の測定サイクルにおけるＵの値が最小であるときの無視できる故障率は、例えば処理過程の誤差のような該当する半導体チップのその他の問題に起因するものである。
本出願は、独国特許出願公開第１０２０１５１１６４９５号明細書（DE 102015116495.7）の優先権を主張するものであり、その開示内容は、参照により本明細書に組み込まれる。
本発明は、実施例に基づく説明によってこれらの実施例に限定されるわけではない。むしろ、とりわけ特許請求の範囲における任意の特徴の組み合わせを含む、任意の新しい特徴および任意の特徴の組み合わせは、たとえこれらの特徴または組み合わせそのものが特許請求の範囲または実施例に明示的に記載されていない場合であっても本発明に含まれる。
１ オプトエレクトロニクス半導体チップ
２ 半導体本体
５ 支持体
６ 分離層
９ 絶縁層
２０ 活性領域
２１ 半導体層
２２ 半導体層
２５ 切欠部
２６ 放射通過面
２７ 主面
３１ 第１の端子層
３２ 第２の端子層
４１ コンタクト部
４２ コンタクト部
５１ 支持体の表面側
５２ 支持体の裏面側
６１ 第１の分離層
６２ 第２の分離層
６３ 第３の分離層
Ｇ１ 測定曲線
Ｇ２ 測定曲線
Ｇ３ 測定曲線
Ｇ４ 測定曲線
Ｇ５ 測定曲線
Ｍ１ 第１の測定サイクル
Ｍ２ 第２の測定サイクル
Ｍ３ 第３の測定サイクル
Ｎ［％］ 故障率
Ｕ［Ｖ］ 電圧

Claims (15)

  1. オプトエレクトロニクス半導体チップ（１）において、前記オプトエレクトロニクス半導体チップ（１）は、支持体（５）と、前記支持体（５）上に配置された、半導体積層体を有する半導体本体（２）と、チップ表面側と、チップ裏面側とを有し、
    ・前記半導体積層体は、活性領域（２０）を含み、前記活性領域（２０）は、第１の半導体層（２１）と第２の半導体層（２２）との間に配置されており、電磁放射を生成または受信するために設けられており、
    ・前記第１の半導体層（２１）は、第１のコンタクト部（４１）に導電的に接続されており、
    ・前記第１のコンタクト部（４１）は、前記チップ表面側に、とりわけ前記活性領域（２０）に隣接して形成されており、
    ・前記第２の半導体層（２２）は、第２のコンタクト部（４２）に導電的に接続されており、
    ・前記第２のコンタクト部（４２）も、前記チップ表面側に、とりわけ前記活性領域（２０）に隣接して形成されており、
    ・半導体チップは電気絶縁性の分離層（６）を有し、前記電気絶縁性の分離層（６）は、前記チップ裏面側を前記半導体チップの前記活性領域（２０）から電気的に絶縁させ、前記電気絶縁性の分離層（６）は、少なくとも１つの第１の分離層（６１）を含み、前記少なくとも１つの第１の分離層（６１）は、少なくとも１つの原子層の層または少なくとも１つの分子層の層を有し、原子層堆積または分子層堆積によって堆積されており、
    前記分離層（６）は、気相堆積またはスパッタ法によって堆積された１つまたは複数の層を有する少なくとも１つの第２の分離層（６２）を有し、
    第１の分離層（６１）は第２の分離層（６２）のピンホールと亀裂を充填する、
    オプトエレクトロニクス半導体チップ（１）。
  2. 前記電気絶縁性の分離層（６）は、前記支持体の表面側（５１）に、前記支持体の裏面側（５２）に、または前記支持体（５）の内部に配置されている、
    請求項１記載の半導体チップ。
  3. 前記原子層の層および／または前記分子層の層は、１つまたは複数の層を有する、
    請求項１または２記載の半導体チップ。
  4. 前記第１の分離層（６１）は、少なくとも１つまたは複数の電気絶縁性の酸化物化合物または窒化物化合物を含むか、または以下の材料：AlxOy、SiO2、TaxOy、TaN、TiO、SiN、AlN、TiN、ZrO2、HfO2、HfSiO4、ZrSiO4、HfSiONのうちの１つまたは複数を含む、
    請求項１から３までのいずれか１項記載の半導体チップ。
  5. 前記電気絶縁性の分離層（６）は、複数の電気絶縁性材料からなる積層体を有する、
    請求項１から４までのいずれか１項記載の半導体チップ。
  6. ・前記積層体は、第３の分離層（６３）を有し、前記第３の分離層（６３）は、気相堆積またはスパッタ法によって堆積された１つまたは複数の層を有し、
    ・前記第１の分離層（６１）は、前記第２の分離層（６２）および前記第３の分離層（６３）によって少なくとも部分的に包囲されている、
    請求項５記載の半導体チップ。
  7. 前記第２の分離層（６２）および／または前記第３の分離層（６３）は、少なくとも１つまたは複数の電気絶縁性の酸化物化合物または窒化物化合物を含むか、または以下の材料：SiNx、Si-ON、SiO2、AlxOy、TaxOy、TaN、TiO、SiN、AlN、TiN、ZrO2、HfO2、HfSiO4、ZrSiO4、HfSiONのうちの１つまたは複数を含む、
    請求項６記載の半導体チップ。
  8. 前記支持体（５）は、導電性材料、半導体材料、モールド材料、セラミック材料、および／または高抵抗材料を含む、
    請求項１から７までのいずれか１項記載の半導体チップ。
  9. 前記第１の半導体層（２１）は、前記活性領域（２０）の、前記支持体（５）とは反対側を向いた側に配置されており、
    前記第１の半導体層（２１）は、第１の端子層（３１）を介して前記第１のコンタクト部（４１）に接続されている、
    請求項１から８までのいずれか１項記載の半導体チップ。
  10. 前記半導体本体（２）は、少なくとも１つの切欠部（２５）を有し、前記切欠部（２５）は、前記第２の半導体層（２２）および前記活性領域（２０）を貫通して延在しており、
    前記第１の端子層（３１）は、少なくとも部分的に前記切欠部（２５）内に配置されており、前記第１の半導体層（２１）に接続されている、
    請求項９記載の半導体チップ。
  11. ・前記第２の半導体層（２２）は、第２の端子層（３２）を介して前記第２のコンタクト部（４２）に導電的に接続されており、
    ・前記第２の端子層（３２）は、前記活性領域（２０）の、前記支持体（５）の方を向いた側に配置されている、
    請求項１から１０までのいずれか１項記載の半導体チップ。
  12. ・前記電気絶縁性の分離層（６）は、全面的に前記支持体（５）の主面上に形成されており、
    ・前記電気絶縁性の分離層（６）は、第１の分離層（６１）と、第２の分離層（６２）と、第３の分離層（６３）とから形成されており、
    ・前記第１の分離層（６１）は、原子層堆積または分子層堆積によって形成されており、前記第２の分離層（６２）および前記第３の分離層（６３）は、気相堆積によって形成されており、
    ・前記第１の分離層（６１）は、前記第２の分離層（６２）と前記第３の分離層（６３）との間に配置されており、
    ・前記第１の分離層（６１）は、前記第２の分離層（６２）および前記第３の分離層（６３）に直接的に接触している、
    請求項１から１１までのいずれか１項記載の半導体チップ。
  13. チップ表面側およびチップ裏面側を有するオプトエレクトロニクス半導体チップ（１）を製造するための方法において、
    ・第１の半導体層（２１）と第２の半導体層（２２）との間に配置された活性領域（２０）を有する半導体積層体（２）を用意するステップと、
    ・前記チップ表面側に、とりわけ前記活性領域（２０）に隣接して第１のコンタクト部（４１）を形成するステップと、前記第１の半導体層（２１）と前記第１のコンタクト部（４１）との間に導電性接続を形成するステップと、
    ・前記チップ表面側に、とりわけ前記活性領域（２０）に隣接して第２のコンタクト部（４２）を形成するステップと、前記第２の半導体層（２２）と前記第２のコンタクト部（４２）との間に導電性接続を形成するステップと、
    ・前記チップ裏面側を前記半導体チップの前記活性領域（２０）から電気的に絶縁させる電気絶縁性の分離層（６）を、原子層堆積または分子層堆積によって形成するステップと、
    前記半導体積層体（２）および支持体（５）からなる複合体を形成するステップと
    を含み、
    ・前記電気絶縁性の分離層（６）を、第１の分離層（６１）と少なくとも１つの第２の分離層（６２）とからなる組み合わせとして被着させ、
    ・前記第１の分離層（６１）を原子層堆積または分子層堆積に基づいて形成し、
    ・前記第２の分離層（６２）を気相堆積またはスパッタ法に基づいて形成し、
    ・前記第１の分離層（６１）と前記第２の分離層（６２）とを直接的に重なり合うように堆積させ、
    ・第１の分離層（６１）は第２の分離層（６２）のピンホールと亀裂を充填する、
    方法。
  14. 前記電気絶縁性の分離層（６）を、以下の原子層堆積法および／または分子層堆積法：
    ・原子層堆積、
    ・原子層エピタキシ、
    ・原子層蒸着、
    ・原子層成長、
    ・分子層堆積、
    ・分子層エピタキシ、
    のうちの少なくとも１つによって被着させる、
    請求項１３記載の方法。
  15. ・前記電気絶縁性の分離層（６）を、全面的に前記支持体（５）の主面上に形成し、
    ・前記電気絶縁性の分離層（６）を、第１の分離層（６１）と、第２の分離層（６２）と、第３の分離層（６３）とから形成し、前記第１の分離層（６１）を、前記第２の分離層（６２）と前記第３の分離層（６３）との間に配置し、前記第１の分離層（６１）を、前記第２の分離層（６２）および前記第３の分離層（６３）に直接的に接触させ、
    ・前記第１の分離層（６１）を原子層堆積または分子層堆積によって形成し、
    ・前記第２の分離層（６２）および前記第３の分離層（６３）を気相堆積によって形成する、
    請求項１３から１４までのいずれか１項記載の方法。
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