CN108026661B - 碳化硅单晶、碳化硅单晶晶片、碳化硅单晶外延晶片、电子器件 - Google Patents

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Abstract

本发明提供一种碳化硅单晶，其中，存在位错线(21)贯通c面、同时巴尔格矢量(bv)至少具有c轴方向的成分的贯通位错(20)。贯通位错中，巴尔格矢量与位错线的朝向所形成的角度(θ1)大于0°且在40°以内的贯通位错的密度为300个/cm2以下，角度大于40°的贯通位错的密度为30个/cm2以下。

Description

碳化硅单晶、碳化硅单晶晶片、碳化硅单晶外延晶片、电子 器件
本申请基于2015年8月31日提出的日本专利申请第2015-170814号，在此引用其记载内容。
技术领域
本公开涉及碳化硅(以下称为SiC)单晶、SiC单晶晶片、SiC单晶外延晶片、电子器件。
背景技术
作为高品质的SiC单晶，有专利文献1所述的SiC单晶。关于该专利文献1的SiC单晶，只采用巴尔格矢量将螺旋位错区分为应变大的位错和应变小的位错，以应变大的位错的密度降低作为主要条件。
现有技术文献
专利文献
专利文献1：日本特开2014-159351号公报
发明内容
可是，本发明者研究了器件特性和贯通位错的关系，结果得知：在SiC单晶中存在的贯通位错中，具有巴尔格矢量的朝向与位错线的朝向所形成的角度大的位错。如果该角度大的位错大量存在于SiC单晶中，则器件特性显著恶化。
本公开的目的在于，提供能够改善器件特性的高品质的SiC单晶、SiC单晶晶片、SiC单晶外延晶片。此外，本公开的另一目的在于，提供改善了器件特性的电子器件。
在本公开的第一方案涉及的碳化硅单晶中，存在位错线贯通c面、同时巴尔格矢量至少具有c轴方向的成分的贯通位错。贯通位错中，巴尔格矢量与位错线的朝向所形成的角度大于0°且在40°以内的贯通位错的密度为300个/cm2以下，角度大于40°的贯通位错的密度为30个/cm2以下。
这样，通过在电子器件中使用因巴尔格矢量与位错线的朝向所形成的角度大而使得应变大的贯通位错的密度低的碳化硅单晶，可改善器件特性。所以，由此可提供高品质的碳化硅单晶。
在本公开的第二方案涉及的碳化硅单晶晶片中，存在位错线贯通c面、同时巴尔格矢量至少具有c轴方向的成分的贯通位错。贯通位错中，巴尔格矢量与位错线的朝向所形成的角度大于0°且在40°以内的贯通位错的密度为300个/cm2以下，角度大于40°的贯通位错的密度为30个/cm2以下。
如此，通过使用应变大的贯通位错的密度低的碳化硅单晶晶片制造电子器件，能够改善器件特性。所以，由此可提供高品质的碳化硅单晶晶片。
本公开的第三方案涉及的碳化硅单晶外延晶片具备碳化硅单晶基板和形成在碳化硅单晶基板上的外延生长层。碳化硅单晶基板及外延生长层中，存在位错线贯通c面、同时巴尔格矢量至少具有c轴方向的成分的贯通位错。贯通位错中，巴尔格矢量与位错线的朝向所形成的角度大于0°且在40°以内的贯通位错的密度为300个/cm2以下，角度大于40°的贯通位错的密度为30个/cm2以下。
如此，通过使用应变大的贯通位错的密度低的碳化硅单晶外延晶片制造电子器件，能够改善器件特性。所以，由此可提供高品质的碳化硅单晶外延晶片。
本公开的第四方案涉及的电子器件中，具备存在位错线贯通c面、同时巴尔格矢量至少具有c轴方向的成分的贯通位错的碳化硅单晶基板。关于碳化硅单晶基板，在贯通位错中，巴尔格矢量与位错线的朝向所形成的角度大于0°且在40°以内的贯通位错的密度为300个/cm2以下，角度大于40°的贯通位错的密度为30个/cm2以下。
本公开的第五方案涉及的电子器件具备碳化硅单晶基板和形成在碳化硅单晶基板上的外延生长层。碳化硅单晶基板及外延生长层中，存在位错线贯通c面、同时巴尔格矢量至少具有c轴方向的成分的贯通位错，在贯通位错中，巴尔格矢量与位错线的朝向所形成的角度大于0°且在40°以内的贯通位错的密度为300个/cm2以下，角度大于40°的贯通位错的密度为30个/cm2以下。
根据这些电子器件，碳化硅单晶基板或碳化硅单晶基板及外延生长层中，由于应变大的贯通位错的密度低，所以与应变大的贯通位错的密度高的情况相比，可改善器件特性。
附图说明
通过参照附图及以下的详细说明，可使本公开的上述目的及其它目的、特征及优点更加明确。附图中：
图1是第1实施方式中的SiC单晶外延晶片的剖视图，
图2是第1实施方式中的MOS电容器的剖视图，
图3是表示贯通位错的示意图，
图4是表示贯通位错的巴尔格矢量和位错线所形成的角度与MOS电容器的寿命的关系的图示，以及
图5是其它实施方式中的SiC单晶晶片的剖视图。
具体实施方式
以下，基于附图对本公开的实施方式进行说明。再者，在以下的各实施方式相互中，对于彼此相同或均等的部分附加同一符号进行说明。再者，在表示晶体取向时，本来应在所希望的数字上附加横杠(-)，但是由于存在基于电子申请的表现上的限制，所以在本说明书中，在所希望的数字前附加横杠。
(第1实施方式)
本实施方式中，对SiC单晶外延晶片和使用该晶片制造的MOS电容器进行说明。
如图1所示的那样，SiC单晶外延晶片1具有SiC单晶基板2和通过外延生长而形成在SiC单晶基板2的表面上的SiC外延生长层3。以下，将SiC单晶外延晶片1也称为晶片1，将SiC单晶基板2也称为单晶基板2，将SiC外延生长层3也称为外延层3。构成单晶基板2及外延层3的SiC单晶的晶体多晶型为4H。晶片1的表面1a(即外延层3的表面3a)中的相对于{0001}面的<11-20>方向的偏离角度为大约4°。外延层3的导电型为n型。再者，SiC单晶也可以是6H、3C等其它晶体多晶型。此外，晶片1的表面1a只要相对于{0001}面在<11-20>方向设定10°以内的偏离角即可。
再者，作为晶片1，可使用直径为100mm以上或大约150mm以上的晶片。此外，关于晶片1，优选微管密度低于1个/cm2，贯通刃状位错密度低于3000个/cm2，层叠缺陷密度低于0.1个/cm2，夹杂物密度低于1个/cm3。
如图2所示的那样，MOS电容器10为具有MOS结构的电子器件。MOS电容器10具备：单晶基板2、形成在SiC单晶基板2的表面上的作为n型迁移层的外延层3、形成在外延层3的表面3a上的氧化膜4、形成在氧化膜4的表面上的第1电极5、和形成在SiC单晶基板2的背面上的第2电极6。
关于该MOS电容器10，可通过在图1所示的晶片1的表面1a上形成氧化膜4、在氧化膜4的表面上形成第1电极5、在单晶基板2的背面上形成第2电极6后，将该晶片1切割成所希望的尺寸来制造。晶片1的单晶基板2及外延层3与MOS电容器10的单晶基板2及外延层3对应。这样，在本说明书中，“基板”有时指切割前的晶片的状态和将晶片切割后的状态。此外，本实施方式中，晶片1的单晶基板2及外延层3、MOS电容器10的单晶基板2及外延层3与本发明的SiC单晶对应。
如图1、2所示的那样，晶片1、MOS电容器10的单晶基板2及外延层3中存在贯通位错20。该贯通位错20为原子面在位错线21的周围螺旋状配置而成的晶体缺陷。该贯通位错20为位错线21贯通SiC单晶的c面、巴尔格矢量至少具有c轴方向的成分的位错。
这里，c面为{0001}面，c轴为<0001>轴。所谓巴尔格矢量至少具有c轴方向的成分，意味包含巴尔格矢量只具有c轴方向的成分的情况和巴尔格矢量具有c轴方向的成分和其它轴向的成分的情况。作为巴尔格矢量具有c轴方向的成分和其它轴向的成分的情况，可列举出bv＝a+c、bv＝m+c、bv＝2a+c的情况。这里，bv表示巴尔格矢量，a表示1/3<11-20>方向的矢量，c表示<0001>方向的矢量，m表示<1-100>方向的矢量。
另外，关于该贯通位错20，如图3所示的那样，为巴尔格矢量bv的朝向与位错线21的朝向偏移的位错。巴尔格矢量bv与位错线21的朝向所形成的角度θ1越大，应变越增加。再者，该角度θ1可采用的范围为大于0°且小于90°(0°＜θ1＜90°)。
因而，本实施方式中，关于单晶基板2及外延层3，将这样的贯通位错20中的巴尔格矢量bv与位错线的朝向所形成的角度θ1大于0°且在40°以内(0°＜θ1≤40°)的贯通位错20的密度设定为300个/cm2以下，将角度θ1大于40°(θ1＞40°)的贯通位错20的密度设定为30个/cm2以下。优选的是，关于单晶基板2及外延层3中，角度θ1在20°以内(0°＜θ1≤20°)的贯通位错20的密度为300个/cm2以下，角度θ1大于20°的(θ1＞20°)贯通位错20的密度为30个/cm2以下。更优选的是，单晶基板2及外延层3中，角度θ1在7°以内(0°＜θ1≤7°)的贯通位错20的密度为300个/cm2以下，角度θ1大于7°(θ1＞7°)的贯通位错20的密度为30个/cm2以下。所谓角度θ1大于0°且在40°以内，意味为满足角度θ1大于0°且在40°以内的主要条件的角度，并不局限于角度θ1的大小均匀的情况，也包含不均匀的情况。对于角度θ1在20°以内、7°以内也同样。
巴尔格矢量bv可通过LACBED法(大角度会聚束电子衍射法：Large-angleconvergent-beam electron diffraction)来求出。例如，如果对试样离焦地照射电子束，则因位错周边的应变而使HOLZ线分裂。因而，通过模拟对分裂的HOLZ线附加指数。可从HOLZ线的指数和分裂数来解析贯通位错20的巴尔格矢量bv。
位错线21的朝向可通过TEM(透射电子显微镜：Transmission electronmicroscope)的3D(三维)观察法来求出。在通常的TEM观察中，与电子束入射方向垂直的方向的位错的倾斜是可评价的，但平行的方向的倾斜不能评价。也就是说，与电子束入射方向平行的面内的位错的倾斜不能评价。因而，通过使入射电子束方向或试样倾斜，从而评价与规定的入射方向平行的方向的倾斜。
例如，通过从电子束衍射图像将入射方向与[1-100]对照进行观察，可从<0001>轴观察[11-20]方向的倾斜角度。再者，<0001>轴向可从电子束衍射图像来判断。接着，使电子束照射方向与<0001>轴对称地旋转。由此，所观察的位错的倾斜发生变化。可从其变化量计算求出[1-100]方向的倾斜。
位错线21的朝向可采用具有共焦点功能的光致发光装置(3DPL)来求出，也可采用具有共焦点功能的拉曼分光装置(3D拉曼)来求出。
巴尔格矢量bv与位错线21所形成的角度可采用求出空间图形中的二个矢量所形成的角度的计算方法来求出。
贯通位错20的密度可通过计算SiC单晶的规定面上的每1cm2存在的贯通位错20的个数来求出。例如，对外延层3进行使用了含有KOH的熔盐的刻蚀，采用TEM或光学显微镜，计数所观察到大致六角形形状的刻痕的贯通位错20的个数。作为观察的面，采用从c面倾斜的面且倾斜角度为10°以下的面。观察的区域为1cm×1cm的尺寸的区域。再者，观察的区域也可以是1cm×1cm的尺寸以上的区域，也可以是低于1cm×1cm的尺寸。但是，在观察区域不具有充分的尺寸时，不能正确地评价位错密度，因此，进行观察的区域优选为1cm×1cm的尺寸以上的区域。
这里，图4中就上述的MOS电容器10的寿命与单晶基板2及外延层3中存在的贯通位错20的巴尔格矢量bv与位错线21所形成的角度θ1的关系示出本发明者调查的实验结果。
在该实验中，使用了如图4中的点P1～P6那样，贯通位错20的角度θ1为规定大小以下的贯通位错的密度为规定大小的晶片1。此外，在实验中使用的晶片1中，关于点P1、P2、P3的晶片1，为超过各点的角度的贯通位错的密度为30个/cm2以下的晶片。例如，点P3的晶片1为大于点P3的角度的贯通位错20的密度为30个/cm2以下的晶片。有关图4中的点P1、P2、P3的近似曲线TL1，是通过用最小二乘法将各点按指数函数近似而求出的。
此外，关于图4中的点P1、P2、P4、P5、P6的晶片1，贯通位错20的巴尔格矢量bv为a+c。此外，关于点P3的晶片1，贯通位错20的巴尔格矢量bv为m+c。使用的晶片1是根据日本专利第3745668号所述的制造方法制造的。此外，使用的晶片1是表面1a相对于{0001}面在<11-20>方向设定了大约4°的偏离角的晶片。此外，测定了密度的贯通位错20是到达表面1a的贯通位错。
在MOS电容器10的寿命的测定中，相对于MOS电容器10在相反方向施加恒定的电压，测定了直到漏电电流值增加至规定值为止的时间。
由图4所示的实验结果得知：为了制作具有2000秒以上的寿命那样的高品质器件，只要将角度θ1大于0°且在40°以内的贯通位错20抑制在300个/cm2以下、将角度θ1大于40°的贯通位错20抑制在30个/cm2以下即可。此外，得知：为了制作具有5000秒以上的寿命那样的高品质器件，只要将角度θ1大于0°且在20°以内的贯通位错20抑制在300个/cm2以下、将角度θ1大于20°的贯通位错20抑制在30个/cm2以下即可。另外，得知：为了制作具有10000秒以上的寿命那样的高品质器件，只要将角度θ1大于0°且在7°以内的贯通位错20抑制在300个/cm2以下、将角度θ1大于7°的贯通位错20抑制在30个/cm2以下即可。
再者，图4是晶片1中存在的贯通位错的角度θ1为特定大小以下时的实验结果，但可由实验结果推测，即使角度θ1的大小不均匀，只要角度θ1小于40°，就能制造具有2000秒以上的寿命的高品质的器件。
如以上说明，本实施方式的晶片1中，单晶基板2及外延层3中存在的贯通位错20中的巴尔格矢量bv与位错线21的朝向所形成的角度θ1大于0°且在40°以内的贯通位错20的密度为300个/cm2以下，角度θ1大于40°的贯通位错20的密度为30个/cm2以下。优选的是，本实施方式的晶片1中，角度θ1在20°以内的贯通位错20的密度为300个/cm2以下，角度θ1大于20°的贯通位错20的密度为30个/cm2以下。更优选的是，本实施方式的晶片1中，角度θ1在7°以内的贯通位错20的密度为300个/cm2以下，角度θ1大于7°的贯通位错20的密度为30个/cm2以下。
这样，本实施方式的晶片1中，应变大的贯通位错的密度降低。所以，通过使用本实施方式的晶片1制造MOS电容器10，能够延长MOS电容器10的寿命。
此外，本实施方式的MOS电容器10中，单晶基板2及外延层3中存在的贯通位错20中的巴尔格矢量bv与位错线21的朝向所形成的角度θ1大于0°且在40°以内的贯通位错20的密度为300个/cm2以下，角度θ1大于40°的贯通位错20的密度为30个/cm2以下，优选的是，角度θ1在20°以内的贯通位错20的密度为300个/cm2以下，角度θ1大于20°的贯通位错20的密度为30个/cm2以下，更优选的是，角度θ1在7°以内的贯通位错20的密度为300个/cm2以下，角度θ1大于7°的贯通位错20的密度为30个/cm2以下。
这样，在构成MOS电容器10的单晶基板2及外延层3中，应变大的贯通位错的密度降低。因此，与应变大的贯通位错的密度高时相比，能够延长MOS电容器10的寿命。也就是说，能够改善电子器件的器件特性。
再者，本实施方式中，晶片1及MOS电容器10的外延层3的表面3a相对于{0001}面在<11-20>方向设定10°以内的偏离角，规定了以到达该表面3a的方式存在的贯通位错20的角度θ1和密度。这是因为，认为在应变大的贯通位错20存在于外延层3的表面3a附近时，对器件特性的影响特别大。但是，并不局限于应变大的贯通位错20存在于外延层3的表面3a附近的情况，认为即使在存在于外延层3中的表面3a附近以外的部位中时，贯通位错20也对器件特性施加不良影响。所以，规定角度θ1和密度的贯通位错20并不局限于以到达表面3a的方式存在于外延层3中的贯通位错。
此外，本实施方式的晶片1是根据日本专利第3745668号所述的制造方法制造的晶片，但也可以是通过其它制造方法制造的晶片。
(其它实施方式)
本公开并不限定于上述的实施方式，也可按下述那样在不脱离本公开的主旨的范围内适宜地进行变更。
(1)第1实施方式中，作为使用SiC单晶制造的电子器件的一个例子列举了MOS电容器10，调查了该MOS电容器10的寿命，但对于其它电子器件的寿命，认为也可得到与图4同样地结果。作为其它电子器件，可列举MOS电容器以外的具有MOS结构的电子器件、及具有二极管的电子器件。具有MOS结构的电子器件与MOS电容器10同样，为在SiC单晶上经由氧化膜4形成第1电极5的结构。例如，作为具有MOS结构的电子器件，可列举将第1电极5作为门电极的MOSFET等。作为具有二极管的电子器件，可列举肖特基二极管及PN二极管。例如，通过形成除去了图2中的氧化膜4的结构、即在外延层3的表面3a上形成第1电极5，使第1电极5与外延层3进行肖特基接触，能够构成肖特基二极管。此外，图2中，通过在外延层3的表层部形成p型层，使第1电极5与p型层进行欧姆接触，可构成PN二极管。
(2)第1实施方式中，使用SiC单晶外延晶片1制造电子器件，但也可以使用图5所示的SiC单晶晶片101制造电子器件。该SiC单晶晶片101为将SiC单晶形成为基板状的单晶晶片，不具有外延生长层。也就是说，该SiC单晶晶片101相当于只由第1实施方式的晶片1的单晶基板2和外延层3中的单晶基板2构成。
该SiC单晶晶片101与第1实施方式的晶片1的单晶基板2同样，应变大的贯通位错的密度降低。因此，通过使用SiC单晶晶片101制造电子器件，能够与第1实施方式同样地延长电子器件的寿命。
再者，该SiC单晶晶片101中，表面101a相对于{0001}面在<11-20>方向设定了10°以内的偏离角，关于到达该表面101a的贯通位错20，优选与第1实施方式进行同样的规定。
关于此种情况下制造的电子器件，并不局限于具有SiC单晶基板和SiC外延生长层的结构，也可以是具有SiC单晶基板、但没有外延生长层的结构。作为没有外延生长层的结构的电子器件，例如，可列举在图2所示的MOS电容器10中不形成外延层3，由单晶基板2构成相当于外延层3的部位的结构的电子器件。此时，单晶基板2的表面与SiC单晶晶片101的表面101a对应。
(3)上述各实施方式，并不是彼此无关系的，除了明确不可组合的情况以外，可进行适宜的组合。此外，上述各实施方式中，构成实施方式的要素，除明示了特别必须的情况及认为原理上明显为必须的情况等以外，显然并不一定是必须的。

Claims (13)

1.一种碳化硅单晶，其是存在位错线(21)贯通c面、同时巴尔格矢量(bv)至少具有c轴方向的成分的贯通位错(20)的碳化硅单晶(2、3)，
所述贯通位错中，所述巴尔格矢量与所述位错线的朝向所形成的角度(θ1)大于0°且在40°以内的贯通位错的密度为300个/cm2以下，所述角度大于40°的所述贯通位错的密度为30个/cm2以下。
2.根据权利要求1所述的碳化硅单晶，其中，所述角度在20°以内的所述贯通位错的密度为300个/cm2以下，所述角度大于20°的所述贯通位错的密度为30个/cm2以下。
3.根据权利要求1所述的碳化硅单晶，其中，所述角度在7°以内的所述贯通位错的密度为300个/cm2以下，所述角度大于7°的所述贯通位错的密度为30个/cm2以下。
4.一种碳化硅单晶晶片，其是存在位错线(21)贯通c面、同时巴尔格矢量(bv)至少具有c轴方向的成分的贯通位错(20)的碳化硅单晶晶片(101)，
所述贯通位错中，所述巴尔格矢量与所述位错线的朝向所形成的角度(θ1)大于0°且在40°以内的贯通位错的密度为300个/cm2以下，所述角度大于40°的所述贯通位错的密度为30个/cm2以下。
5.根据权利要求4所述的碳化硅单晶晶片，其中，所述角度在20°以内的所述贯通位错的密度为300个/cm2以下，所述角度大于20°的所述贯通位错的密度为30个/cm2以下。
6.根据权利要求4所述的碳化硅单晶晶片，其中，所述角度在7°以内的所述贯通位错的密度为300个/cm2以下，所述角度大于7°的所述贯通位错的密度为30个/cm2以下。
7.一种碳化硅单晶外延晶片，其具备：
碳化硅单晶基板(2)，和
形成在所述碳化硅单晶基板上的外延生长层(3)；
所述碳化硅单晶基板及所述外延生长层中，存在位错线(21)贯通c面、同时巴尔格矢量(bv)至少具有c轴方向的成分的贯通位错(20)；
所述贯通位错中，所述巴尔格矢量与所述位错线的朝向所形成的角度(θ1)大于0°且在40°以内的贯通位错的密度为300个/cm2以下，所述角度大于40°的所述贯通位错的密度为30个/cm2以下。
8.根据权利要求7所述的碳化硅单晶外延晶片，其中，所述角度在20°以内的所述贯通位错的密度为300个/cm2以下，所述角度大于20°的所述贯通位错的密度为30个/cm2以下。
9.根据权利要求7所述的碳化硅单晶外延晶片，其中，所述角度在7°以内的所述贯通位错的密度为300个/cm2以下，所述角度大于7°的所述贯通位错的密度为30个/cm2以下。
10.一种电子器件，其具备碳化硅单晶基板(2)，所述碳化硅单晶基板(2)存在位错线(21)贯通c面、同时巴尔格矢量(bv)至少具有c轴方向的成分的贯通位错(20)；
所述碳化硅单晶基板中，在所述贯通位错中，所述巴尔格矢量与所述位错线的朝向所形成的角度(θ1)大于0°且在40°以内的贯通位错的密度为300个/cm2以下，所述角度大于40°的所述贯通位错的密度为30个/cm2以下。
11.一种电子器件，其具备：
碳化硅单晶基板(2)，和
形成在所述碳化硅单晶基板上的外延生长层(3)；
所述碳化硅单晶基板及所述外延生长层中，存在位错线(21)贯通c面、同时巴尔格矢量(bv)至少具有c轴方向的成分的贯通位错(20)，所述贯通位错中的所述巴尔格矢量与所述位错线的朝向所形成的角度(θ1)大于0°且在40°以内的贯通位错的密度为300个/cm2以下，所述角度大于40°的所述贯通位错的密度为30个/cm2以下。
12.根据权利要求10或11所述的电子器件，其中，所述角度在20°以内的所述贯通位错的密度为300个/cm2以下，所述角度大于20°的所述贯通位错的密度为30个/cm2以下。
13.根据权利要求10或11所述的电子器件，其中，所述角度在7°以内的所述贯通位错的密度为300个/cm2以下，所述角度大于7°的所述贯通位错的密度为30个/cm2以下。
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