CN107924869B - 半导体元件及其制造方法 - Google Patents

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Abstract

一种半导体元件(10)，其具有：元件第1主面(11)、元件第2主面(12)、以及元件侧面(13)，所述元件第2主面(12)是与元件第1主面(11)相反的面，所述半导体元件(10)由半导体基板部(20)和绝缘层部(30)构成，所述半导体元件(10)具有：信号收发端子(14)，其设置在所述元件第1主面(11)，其在与设置在外部基板(200)的外部基板信号收发端子(210)之间能够接触地收发信号，所述外部基板(200)位于所述半导体元件(10)的外部；以及信号收发线圈(15)，其设置在所述元件侧面(13)，其在与设置在外部半导体元件(100)的外部半导体元件信号收发部(120)之间经由所述元件侧面(13)能够非接触地收发信号，所述外部半导体元件(100)位于所述半导体元件(10)的外部，信号收发线圈(15)具有在绝缘层部的内部形成的导体和在半导体基板部(20)的内部形成的导体。

Description

半导体元件及其制造方法
技术领域
本发明涉及一种能够非接触地收发信号的半导体元件及其制造方法。
背景技术
以往，已知有包括具有线圈302的半导体元件10、具有线圈322的半导体元件20、以及具有线圈304、324的硅中介层60的半导体装置(参照专利文献1)。在该专利文献1的半导体装置中，在线圈302和线圈304之间非接触地收发信号，在线圈322和线圈324之间非接触地收发信号。因此，半导体元件10和半导体元件20能够通过硅中介层(siliconinterposer) 60非接触地收发信号。
现有技术文献
专利文献
专利文献1：日本特开2010-251663号公报。
发明内容
发明要解决的课题
然而，半导体装置最好具有简单的结构。因此，2个半导体元件间的非接触式的信号的收发最好在2个半导体元件间直接进行。但是，在专利文献1的半导体装置中，在半导体元件10和半导体元件20之间非接触地收发信号时，硅中介层60是必需的。因此，不能说专利文献1的半导体装置具有简单的结构。
本发明的目的在于提供一种能够以简单的结构非接触地收发信号的半导体元件及其制造方法。
用于解决课题的方案
(1)一种半导体元件，其具有元件第1主面、元件第2主面、以及元件侧面，所述元件第2主面是与所述元件第1主面相反的面，所述半导体元件由半导体基板部和绝缘层部构成，所述半导体元件包含：信号收发端子，其设置在所述元件第1主面，在与设置在外部基板的外部基板信号收发端子之间能够接触地收发信号，所述外部基板位于所述半导体元件的外部；以及信号收发线圈，其设置在所述元件侧面，在与设置在外部半导体元件的外部半导体元件信号收发部之间能够经由所述元件侧面非接触地收发信号，所述外部半导体元件位于所述半导体元件的外部，所述信号收发线圈具有在所述绝缘层部的内部形成的导体和在所述半导体基板部的内部形成的导体。
(2)所述信号收发线圈是螺管线圈，所述螺管线圈的螺旋轴是在将所述元件侧面贯穿的方向上延伸的轴。
(3)所述半导体基板部是具有半导体基板第1主面、半导体基板第2 主面、以及半导体基板侧面的半导体基板，所述半导体基板第2主面是与所述半导体基板第1主面相反的面，所述绝缘层部是配置在所述半导体基板第1主面的、具有绝缘层主面和绝缘层侧面的绝缘层，所述绝缘层主面是与所述半导体基板第1主面相接的面的相反面，所述元件第1主面是所述绝缘层主面，所述元件第2主面是所述半导体基板第2主面，所述元件侧面是由所述半导体基板侧面和所述绝缘层侧面形成的面，所述信号收发线圈具有：1对线圈形成用导体，其形成在所述绝缘层的内部；1对线圈形成用贯穿导体，其贯穿所述半导体基板，与所述1对线圈形成用导体连接；以及线圈形成用桥导体，其形成在所述元件第2主面上，连接所述1对线圈形成用贯穿导体。
(4)所述半导体基板部是具有半导体基板第1主面、半导体基板第2 主面、以及半导体基板侧面的多个半导体基板，所述半导体基板第2主面是与所述半导体基板第1主面相反的面，所述绝缘层部是分别配置在所述多个半导体基板的半导体基板第1主面的、具有绝缘层主面和绝缘层侧面的多个绝缘层，所述绝缘层主面是与所述半导体基板第1主面相反的面，所述多个半导体基板与所述多个绝缘层交替地配置，所述元件第1主面是所述多个绝缘层中最接近所述元件第1主面侧的1个绝缘层所具有的所述绝缘层主面，所述元件第2主面是所述多个半导体基板中最接近所述元件第2主面侧的1个半导体基板所具有的所述半导体基板第2主面，所述元件侧面是由所述多个半导体基板的所述半导体基板侧面和所述多个绝缘层的所述绝缘层侧面形成的面，所述信号收发线圈具有：1对线圈形成用导体，其形成在作为所述多个绝缘层之一的第1主面侧绝缘层的内部；线圈形成用桥导体，其形成在作为所述多个绝缘层之一的第2主面侧绝缘层的内部，所述第2主面侧绝缘层配置在比所述第1主面侧绝缘层更靠近所述元件第2主面侧；1对线圈形成用贯穿导体，其连接所述1对线圈形成用导体和所述线圈形成用桥导体。
(5)所述半导体基板部是具有半导体基板第1主面、半导体基板第2 主面、以及半导体基板侧面的多个半导体基板，所述半导体基板第2主面是与所述半导体基板第1主面相反的面，所述绝缘层部是分别配置在所述多个半导体基板的半导体基板第1主面的、具有绝缘层主面和绝缘层侧面的多个绝缘层，所述绝缘层主面是与所述半导体基板第1主面相反的面，所述多个半导体基板与所述多个绝缘层交替地配置，所述元件第1主面是所述多个绝缘层中最接近所述元件第1主面侧的1个绝缘层所具有的所述绝缘层主面，所述元件第2主面是所述多个半导体基板中最接近所述元件第2主面侧的1个半导体基板所具有的所述半导体基板第2主面，所述元件侧面是由所述多个半导体基板的所述半导体基板侧面和所述多个绝缘层的所述绝缘层侧面形成的面，所述信号收发线圈具有：1对线圈形成用导体，其形成在所述多个绝缘层中的1个绝缘层的内部；线圈形成用桥导体，其配置在所述元件第2主面；1对线圈形成用贯穿导体，其连接所述1对线圈形成用导体和所述线圈形成用桥导体。
(6)本发明涉及一种半导体元件的制造方法，其是(3)所述的半导体元件的制造方法，包含：准备所述半导体基板的工序，所述半导体基板具有所述半导体基板第1主面、所述半导体基板第2主面、以及所述半导体基板侧面；绝缘层层叠工序，在所述半导体基板第1主面层叠所述绝缘层，所述绝缘层层叠工序包含在所述绝缘层的内部形成所述1对线圈形成用导体的工序；贯穿孔形成工序，以从所述半导体基板第2主面露出所述 1对线圈形成用导体的方式在所述半导体基板和所述绝缘层的一部分形成贯穿孔；贯穿导体形成工序，通过在所述贯穿孔配置导电材料，形成所述 1对线圈形成用贯穿导体；以及桥导体形成工序，以连接所述1对线圈形成用贯穿导体的方式在所述半导体基板第2主面形成所述线圈形成用桥导体。
(7)本发明涉及一种半导体元件的制造方法，
其是(4)所述的半导体元件的制造方法，包含：绝缘层层叠工序，通过在多个所述半导体基板分别层叠绝缘层，从而形成形成有绝缘层的所述多个半导体基板，所述绝缘层层叠工序包含以下工序：在所述第1主面侧绝缘层的内部形成所述线圈形成用导体的工序、和在所述第2主面侧绝缘层的内部形成与其它导电体不连接的所述线圈形成用桥导体的工序；通过将层叠有绝缘层的所述多个半导体基板接合，从而将所述多个半导体基板和所述多个绝缘层交替地配置的工序；贯穿孔形成工序，从所述元件第1 主面起形成贯穿孔，以露出所述线圈形成用桥导体和所述1对线圈形成用导体的方式形成贯穿孔；以及贯穿导体形成工序，通过在所述贯穿孔配置导电材料，从而形成与所述线圈形成用桥导体和所述1对线圈形成用导体连接的所述1对线圈形成用贯穿导体。
(8)本发明涉及一种半导体元件的制造方法，
其是(5)所述的半导体元件的制造方法，包含：绝缘层层叠工序，通过在多个所述半导体基板分别层叠绝缘层，从而形成形成有绝缘层的所述多个半导体基板，所述绝缘层层叠工序包含在所述1个绝缘层的内部形成所述线圈形成用导体的工序；通过将层叠有绝缘层的所述多个半导体基板接合，从而将所述多个半导体基板和所述多个绝缘层交替地配置的工序；贯穿孔形成工序，从所述元件第2主面起形成贯穿孔，以露出所述1对线圈形成用导体的方式形成贯穿孔；贯穿导体形成工序，通过在所述贯穿孔配置导电材料，形成所述1对线圈形成用贯穿导体；以及在所述半导体基板第2主面形成连接所述1对线圈形成用贯穿导体的所述线圈形成用桥导体的工序。
发明效果
根据本发明，能够提供一种能够以简单的结构非接触地收发信号的半导体元件及其制造方法。
附图说明
图1的(A)～(B)是用于说明本发明的第1实施方式的半导体元件的图，(A)为立体图，(B)为半导体元件的A-A剖视图。
图2是从元件侧面观看(从B方向观看)的信号收发线圈的立体图。
图3的(A)～(E)是用于对本发明的第1实施方式的半导体元件的信号收发线圈的制造方法进行说明的图。
图4是第2实施方式的半导体元件的剖视图。
图5是从第2实施方式的半导体元件的元件侧面观看(从B方向观看) 的信号收发线圈的立体图。
图6的(A)～(E)是用于对本发明的第2实施方式的半导体元件的信号收发线圈的制造方法进行说明的图。
具体实施方式
[第1实施方式]
以下，一边参照附图一边对本发明的实施方式进行说明。图1是用于说明本发明的第1实施方式的半导体元件的图，(A)为立体图，(B)为半导体元件的A-A剖视图。图2是从元件侧面观看(从B方向观看)的信号收发线圈的立体图。
在以下说明中，“非接触地收发信号”意味着收发信号的一个收发部与收发信号的另一个收发部彼此不接触，并且不通过导电性构件(焊料、导电性粘接剂、导线等任1种以上)收发信号。此外，“接触地收发信号”意味着收发信号的一个收发部与收发信号的另一个收发部彼此接触地收发信号，或者通过导电性构件(焊料、导电性粘接剂、导线等任1种以上) 收发信号。此外，收发是包含进行发送和接收、仅进行发送、以及仅进行接收的概念。因此，收发部和收发端子不仅包含进行发送和接收的部分，还包含仅进行发送的部分和仅进行接收的部分。
如图1所示，半导体装置1具有半导体元件10、外部半导体元件100、外部基板200。半导体装置1安装于在电气设备的内部设置的电路板(未图示)，从而在电气设备等中发挥规定的功能。
半导体元件10是第1实施方式的半导体元件。半导体元件10是具有长方体的形状的元件。半导体元件10具有：元件第1主面11、元件第2 主面12、元件侧面13、信号收发端子14、作为信号收发部的信号收发线圈15。
半导体元件10具有作为半导体基板部的半导体基板20和作为绝缘层部的绝缘层30。半导体基板20具有半导体基板第1主面21、半导体基板第2主面22、以及半导体基板侧面23。绝缘层30具有绝缘层主面31和绝缘层侧面32。
元件第1主面11是与外部基板200相向的、与外部基板200的表面平行的面。元件第2主面12是元件第1主面11的相反面。元件侧面13是与元件第1主面11及元件第2主面12正交的面。设置了4个元件侧面13。
半导体基板20是将硅作为材料的基板。半导体基板第1主面21是与外部基板200的表面平行的面。半导体基板第2主面22是半导体基板第1 主面21的相反面。半导体基板侧面23是与半导体基板第1主面21及半导体基板第2主面22正交的面。设置了4个半导体基板侧面23。
绝缘层30是配置在半导体基板第1主面21的氧化硅。绝缘层主面31 是与外部基板200的表面相向的、与外部基板200的表面平行的面。绝缘层侧面32是与绝缘层主面31正交的面。如后述那样，绝缘层30由多个绝缘膜形成。
如图1的(B)所示，元件第1主面11是由绝缘层主面31构成的面。元件第2主面12是由半导体基板第2主面22构成的面。元件侧面13是由半导体基板侧面23和绝缘层侧面32构成的面。半导体基板侧面23与绝缘层侧面32平滑相连。
信号收发端子14是配置在元件第1主面11(绝缘层主面31)的端子。配置有多个信号收发端子14。每个信号收发端子14经由形成在绝缘层30 的内部的布线(未图示)与在半导体基板20的半导体基板第1主面上形成的信号处理部等(未图示)连接。
信号收发线圈15是在元件侧面13设置的线圈。更具体而言，信号收发线圈15设置在由半导体基板侧面23和绝缘层侧面32形成的元件侧面 13。一行设置有6个(多个)信号收发线圈15。信号收发线圈15是由在绝缘层30的内部形成的导体和在半导体基板20的内部形成的导体构成的线圈。
信号收发线圈15是螺管线圈(导线被卷绕成螺旋状的筒状的线圈)，其能够朝向由半导体基板侧面23和绝缘层侧面32形成的元件侧面13而产生磁场。信号收发线圈15通过接收从半导体元件10的外部朝向由多个半导体基板侧面23和多个绝缘层侧面32形成的元件侧面13的磁场，从而能够产生感应电流。这些磁场与绝缘层侧面32大致正交，与元件第1主面 11和元件第2主面12大致平行。使用图2在后面对信号收发线圈15的具体形状进行叙述。
另外，“信号收发线圈15设置在半导体基板侧面23和绝缘层侧面32 (或元件侧面13)”是指包含：存在于半导体基板侧面23和绝缘层侧面 32(或元件侧面13)附近、没有从半导体基板侧面23和绝缘层侧面32(或元件侧面13)露出的状态以及信号收发线圈15从绝缘层侧面32(或元件侧面13)露出的状态的所有情况的概念。信号收发线圈15只要以达到能够产生足以经由绝缘层侧面32收发信号的磁场，并且通过接收从半导体元件10的外部朝向绝缘层侧面32的磁场从而能够产生感应电流的程度，存在于信号收发线圈23和绝缘层侧面32(元件侧面13)附近即可。
外部半导体元件100具有外部半导体元件信号收发端子110、和作为外部信号收发部的外部半导体元件信号收发线圈120。
外部基板200具有外部基板信号收发端子210。
半导体元件10安装在外部基板200。具体而言，通过将各个信号收发端子14经由导电性构件14A与各个外部基板信号收发端子210电连接，从而将半导体元件10安装在外部基板200。导电性构件14A是焊料、导电性粘接剂等导电性构件。因此，可以说信号收发端子14与外部基板信号收发端子210能够接触地收发信号。
外部半导体元件100与半导体元件10同样地，通过将外部半导体元件信号收发端子110经由导电性构件(未图示)与外部基板信号收发端子210 连接从而安装在外部基板200。因此，可以说外部半导体元件信号收发端子110与外部基板信号收发端子210能够接触地收发信号。
外部半导体元件信号收发线圈120与半导体元件10同样地设置在外部半导体元件100的侧面。半导体元件10和外部半导体元件100以信号收发线圈15与外部半导体元件信号收发线圈120相向的方式安装在外部基板 200。
信号收发线圈15在与外部半导体元件信号收发线圈120之间能够经由元件侧面13(半导体基板侧面23和绝缘层侧面32)非接触地收发信号。即，信号收发线圈15与外部半导体元件信号收发线圈120通过在两线圈间产生的感应耦合，能够经由元件侧面13(半导体基板侧面23和绝缘层侧面32)非接触地收发信号。
如图2所示，信号收发线圈15是螺管线圈(导线被卷绕成螺旋状的筒状的线圈)。螺管线圈的螺旋轴R是在将元件侧面13贯穿的方向上延伸的轴。而且，螺管线圈的螺旋轴R与元件侧面13大致正交，与元件第1主面11和元件第2主面12大致平行。信号收发线圈15的匝数为4(比1大的数)。另外，在图2中，信号收发线圈15是将导线卷绕成螺旋状的矩形筒状的线圈。但是，信号收发线圈15也可以是将导线卷绕成螺旋状的圆筒状线圈、将导线卷绕成螺旋状的长圆筒状线圈等。
信号收发线圈15由4对线圈形成用导体15B、3个线圈形成用导体连接导体15B1、4对线圈形成用贯穿导体15C、4个线圈形成用桥导体15D 形成。4对线圈形成用导体15B是在绝缘层内部形成的导体(例如铜、铝等)。3个线圈形成用导体连接导体15B1是用于将线圈形成用导体15B彼此连接的、在绝缘层内部形成的导体(例如铜、铝等)。3个线圈形成用导体连接导体15B1各自具有折弯的部分。4对线圈形成用贯穿导体15C是将半导体基板20和一部分绝缘层30贯穿的贯穿电极(TSV)。4对线圈形成用贯穿导体15C的导体为例如铜、多晶硅、钨等。4个线圈形成用桥导体 15D是配置在半导体基板第2主面22的导体。4个线圈形成用桥导体15D 的导体为铝、多晶硅等。
信号收发线圈15的尺寸为7×10μm2。此外，6个信号收发线圈15以 15μm的间隔配置。
如上所述，作为螺管线圈的信号收发线圈15的螺旋轴R是将元件侧面13贯穿的方向的轴，螺管线圈的螺旋轴R与绝缘层侧面32大致正交，与元件第1主面11和元件第2主面12大致平行。因此，信号收发线圈15 能够产生与元件侧面13大致正交的、与元件第1主面11和元件第2主面 12大致平行的磁场。此外，信号收发线圈15通过接收与元件侧面13大致正交的、与元件第1主面11和元件第2主面12大致平行的磁场，从而能够产生感应电流。
接着，一边参照图3，一边对半导体元件10的信号收发线圈15的制造方法进行说明。图3是用于对本发明的第1实施方式的半导体元件的信号收发线圈的制造方法进行说明的图。另外，如上所述，信号收发线圈15 是匝数为4的螺管线圈，为了方便说明制造方法，在图3中对第1匝的部分(例如，最接近元件侧面13的部分)进行了图示。第2匝和第3匝的部分的制造方法与第1匝的部分相同，在制造第1匝的部分的同时也制造第 2匝～第4匝的部分。
如图3(A)所示，准备半导体基板20，在上述半导体基板20的半导体基板第1主面21形成有1对半导体基板上导体15A。
如图3(B)所示，在半导体基板20的半导体基板第1主面21形成绝缘层30。在形成绝缘层30的过程中，形成1对线圈形成用导体15B。1对线圈形成用导体15B是使用已知的金属镶嵌法形成的。因此，此处省略制造方法的详细说明。另外，采用已知的金属镶嵌法制造的绝缘层30由多个绝缘膜形成。1对线圈形成用导体15B由铜形成。此外，在绝缘层30和1 对线圈形成用导体15B之间可配置用于提高密合性的阻挡金属(Ti、TiN 等。未图示。)。另外，虽然未图示，但线圈形成用导体连接导体15B1也一并形成。
如图3(C)所示，通过蚀刻等选择性地除去半导体基板20和一部分的绝缘层30，直到从半导体基板20的半导体基板第2主面22露出1对线圈形成用导体15B为止。其结果是，形成线圈形成用贯穿孔15C1。
接着，在线圈形成用贯穿孔15C1的内部形成导电材料15C2。更具体而言，如下所述。导电材料15C2通过电镀等形成在线圈形成用贯穿孔15C1 和半导体基板第2主面22的表面。然后，通过CMP(Chemical mechanical polishing：化学机械抛光)等除去位于线圈形成用贯穿孔15C1的外部的导电材料15C2。其结果是，如图3(D)所示，形成分别与1对线圈形成用导体15B连接的1对线圈形成用贯穿导体15C。另外，在形成导电材料15C2 之前，可配置用于提高半导体基板20和绝缘层30的密合性的阻挡金属(Ti、 TiN等。未图示。)。
然后，如图3(E)所示，以连接1对线圈形成用贯穿导体15C的方式，在半导体基板第2主面22形成线圈形成用桥导体15D。线圈形成用桥导体 15D可以通过例如溅射和蚀刻形成。线圈形成用桥导体15D由铝、多晶硅等形成。
在第1实施方式的半导体元件10的制造方法中，图3(B)所示的工序为层叠绝缘层的绝缘层层叠工序。而且，该绝缘层层叠工序是包含形成 1对线圈形成用导体15B的工序的工序。图3(C)所示的工序为贯穿孔形成工序。图3(D)所示的工序为贯穿导体形成工序。图3(E)所示的工序为桥导体形成工序。
通过以上工序制造信号收发线圈15。1对线圈形成用导体15B的制造利用了在半导体元件的绝缘层的内部形成布线时所使用的公知的金属镶嵌法。因此，在形成半导体元件10的信号布线等(未图示)时，同时也形成 1对线圈形成用导体15B。
根据具有以上结构的第1实施方式的半导体元件10，得到以下效果。
半导体元件10具有元件第1主面11、元件第2主面12、和元件侧面 13，上述元件第2主面12是与元件第1主面11相反的面，上述半导体元件10由半导体基板部(半导体基板20)和绝缘层部(绝缘层30)构成，上述半导体元件10具备：信号收发端子14，其设置在元件第1主面11，在与设置在外部基板200的外部基板信号收发端子210之间能够接触地收发信号，所述外部基板200位于半导体元件10的外部；信号收发线圈15，其设置在元件侧面13，在与设置在外部半导体元件100的外部半导体元件信号收发线圈120之间，能够经由元件侧面13非接触地发送或接收信号，所述外部半导体元件100位于半导体元件10的外部，信号收发线圈15具有在绝缘层30的内部形成的导体(线圈形成用导体15B)和在半导体基板 20的内部形成的导体(线圈形成用贯穿导体15C)。
信号收发线圈15是螺管线圈，螺管线圈的螺旋轴是在将元件侧面13 贯穿的方向上延伸的轴。此外，信号收发线圈15具有在绝缘层30的内部从上述半导体基板第1主面朝向上述绝缘层主面延伸的一对线圈形成用导体、和将上述一对线圈形成用导体连接的线圈形成用桥导体。此外，在半导体元件10中，半导体基板部是具有半导体基板第1主面21、作为半导体基板第1主面21的相反面的半导体基板第2主面22、和半导体基板侧面23的半导体基板20，绝缘层部是配置在半导体基板第1主面21的、具有绝缘层主面31和绝缘层侧面32的绝缘层30，上述绝缘层侧面31是与半导体基板第1主面21相接的面的相反面，元件第1主面11是绝缘层主面31，元件第2主面12是半导体基板第2主面22，元件侧面13是由半导体基板侧面23和绝缘层侧面32形成的面，信号收发线圈15具有：1对线圈形成用导体15B，其形成在绝缘层30的内部；1对线圈形成用贯穿导体 15C，其将半导体基板20贯穿，与1对线圈形成用导体15B连接；线圈形成用桥导体15D，其形成在元件第2主面12上，将1对线圈形成用贯穿导体连接。
因此，半导体元件10在非接触地收发信号时不需要中介层。因而，半导体元件10能够以简单的结构非接触地收发信号。此外，信号收发线圈 15是利用半导体基板20的内部和绝缘层30的内部形成的，所以能够大型化。因此，信号收发线圈15能够通过感应耦合而产生有利的大小的磁场，而且能够通过感应耦合而产生有利的大小的感应电流。
此外，半导体元件10是采用包含以下工序的制造方法制造的：准备半导体基板20的工序(图3(A))，上述半导体基板20具有半导体基板第1 主面21、半导体基板第2主面22、以及半导体基板侧面23；绝缘层层叠工序(图3(B))，在半导体基板第1主面21层叠绝缘层30，该工序包含在绝缘层30的内部形成1对线圈形成用导体15B的工序；贯穿孔形成工序(图3(C))，以从半导体基板第2主面22露出1对线圈形成用导体15B 的方式，在半导体基板20和绝缘层30的一部分形成线圈形成用贯穿孔 15C1；贯穿导体形成工序(图3(D))，通过在线圈形成用贯穿孔15C1配置导电材料15C2，形成1对线圈形成用贯穿导体15C；以及桥导体形成工序(图3(E))，以将1对线圈形成用贯穿导体15C连接的方式，在半导体基板第2主面22形成线圈形成用桥导体15D。
因此，能够采用简单的方法制造半导体元件10，上述半导体元件10 能够以简单的结构非接触地收发信号。
[第2实施方式]
接着，一边参考图4和图5一边对第2实施方式进行说明。图4是第 2实施方式的半导体元件的剖视图。图4是与图1(B)对应的图。图5是从第2实施方式的半导体元件的元件侧面观看(从B方向观看)的信号收发线圈的立体图。关于第2实施方式，主要以与第1实施方式的不同点为中心进行说明，对于与第1实施方式相同的结构省略说明。关于没有特别说明的点，酌情适用对于第1实施方式的说明。
如图4所示，第2实施方式的半导体元件10A具有：作为半导体基板部的多个半导体基板，即第1半导体基板20-1、第2半导体基板20-2以及第3半导体基板20-3；作为绝缘层部的多个绝缘层，即第1绝缘层30-1、第2绝缘层30-2以及第3绝缘层30-3。第1半导体基板20-1、第2半导体基板20-2以及第3半导体基板20-3与第1绝缘层30-1、第2绝缘层30-2 以及第3绝缘层30-3交替地配置。第1半导体基板20-1、第2半导体基板 20-2以及第3半导体基板20-3各自具有半导体基板第1主面21、半导体基板第2主面22以及半导体基板侧面23。第1绝缘层30-1、第2绝缘层 30-2以及第3绝缘层30-3各自具有绝缘层主面31和绝缘层侧面32。此外，各个绝缘层由多个绝缘膜形成。
元件第1主面11是由第1绝缘层30-1所具有的绝缘层主面31构成的面，上述第1绝缘层30-1是第1绝缘层30-1、第2绝缘层30-2以及第3 绝缘层30-3中最接近元件第1主面11侧的1个绝缘层。元件第2主面12 是由第3半导体基板20-3所具有的半导体基板第2主面22构成的面，上述第3半导体基板20-3是第1半导体基板20-1、第2半导体基板20-2以及第3半导体基板20-3中最接近元件第2主面12侧的半导体基板。元件侧面13是由多个半导体基板侧面23和多个绝缘层侧面32构成的面。半导体基板侧面23与绝缘层侧面32平滑相连。
信号收发线圈15设置在由多个半导体基板侧面23(第1半导体基板 20-1、第2半导体基板20-2以及第3半导体基板20-3各自具有的半导体基板侧面)和多个绝缘层侧面32(第1绝缘层30-1、第2绝缘层30-2以及第3绝缘层30-3各自具有的绝缘层侧面)形成的元件侧面13。一行设置有 6个(多个)信号收发线圈15。信号收发线圈15是由在绝缘层30的内部形成的导体和在半导体基板20的内部形成的导体构成的线圈。
信号收发线圈15是螺管线圈(导线被卷绕成螺旋状的筒状的线圈)，其能够朝向由多个半导体基板侧面23和多个绝缘层侧面32形成的元件侧面13而产生磁场。信号收发线圈15通过接收从半导体元件10的外部朝向由多个半导体基板侧面23和多个绝缘层侧面32形成的元件侧面13的磁场，能够产生感应电流。这些磁场与绝缘层侧面32大致正交，与元件第1 主面11和元件第2主面12大致平行。使用图5在后面对信号收发线圈15 的具体形状进行叙述。
与第1实施方式同样地，信号收发线圈15可以露出于元件侧面13，也可以不露出。信号收发线圈15与外部半导体元件信号收发线圈120通过在两线圈间产生的感应耦合，能够经由元件侧面13非接触地收发信号。
如图5所示，信号收发线圈15是螺管线圈(导线被卷绕成螺旋状的筒状的线圈)。螺管线圈的螺旋轴R是将元件侧面13贯穿的方向的轴。而且，螺管线圈的螺旋轴R与元件侧面13大致正交，与元件第1主面11和元件第2主面12大致平行。信号收发线圈15的匝数为4(比1大的数)。
信号收发线圈15由绝缘层30的内部的4对线圈形成用导体15B、3 个线圈形成用导体连接导体15B1、4对线圈形成用贯穿导体15C、4个线圈形成用桥导体15D形成。4对线圈形成用贯穿导体15C是将第1半导体基板20-1(至少1个半导体基板)贯穿的贯穿电极(TSV)，上述第1半导体基板20-1是多个半导体基板20中的最接近元件第1主面11侧的一个半导体基板。4对线圈形成用贯穿导体15C的导体为例如铜、多晶硅、钨等。4对线圈形成用导体15B是在第1绝缘层30-1的内部形成的导体(例如铜、铝等)，上述第1绝缘层30-1是在第1半导体基板20-1的半导体基板第1 主面21侧配置的多个绝缘层30中的1个绝缘层。3个线圈形成用导体连接导体15B1是用于将线圈形成用导体15B彼此连接的、在第1绝缘层30-1 的内部形成的导体(例如铜、铝等)。3个线圈形成用导体连接导体15B1 各自具有折弯的部分。4个线圈形成用桥导体15D是在第2绝缘层30-2的内部形成的导体(例如铜、铝等)，上述第2绝缘层30-2是在第1半导体基板20-1的半导体基板第2主面22侧配置的多个绝缘层30中的1个绝缘层。
信号收发线圈15能够产生与元件侧面13大致正交的、与元件第1主面11和元件第2主面12大致平行的磁场。此外，信号收发线圈15通过接收与元件侧面13大致正交的、与元件第1主面11和元件第2主面12大致平行的磁场，从而能够产生感应电流。
接着，一边参照图6，一边对半导体元件10A的信号收发线圈15的制造方法进行说明。图6是用于对本发明的第2实施方式的半导体元件的信号收发线圈的制造方法进行说明的图。另外，如上所述，信号收发线圈15 是匝数为4的螺管线圈，为了方便说明制造方法，在图6中对第1匝的部分(例如，最接近元件侧面13的部分)进行了图示。第2匝和第3匝的部分的制造方法与第1匝的部分相同，在制造第1匝的部分的同时也制造第 2匝～第4匝的部分。
如图6(A)所示，准备第1半导体基板20-1、第2半导体基板20-2 以及第3半导体基板20-3。在第1半导体基板20-1的半导体基板第1主面形成有1对半导体基板上导体15A。
如图6(B)所示，在第1半导体基板20-1的半导体基板第1主面21 形成第1绝缘层30-1。在第2半导体基板20-2的半导体基板第1主面21 形成第2绝缘层30-2。在第3半导体基板20-3的半导体基板第1主面21 形成第3绝缘层30-3。
在形成第1绝缘层30-1的过程中，在第1绝缘层30-1的内部形成1 对线圈形成用导体15B。另外，虽然未图示，但线圈形成用导体连接导体15B1也一并形成。在形成第2绝缘层30-2的过程中，形成线圈形成用桥导体15D。线圈形成用桥导体15D形成为不与其它导体连接的浮置导体。在绝缘层30-3中没有形成构成线圈的导体。
如图6(C)所示，在第1半导体基板20-1的半导体基板第2主面22 接合第2绝缘层30-2的绝缘层主面31，在第2半导体基板20-2的半导体基板第2主面22接合第3绝缘层30-3的绝缘层主面31。其结果是，第1 半导体基板20-1、第2半导体基板20-2以及第3半导体基板20-3与第1 绝缘层30-1、第2绝缘层30-2以及第3绝缘层30-3交替地配置。使用熔融键合(fusion bonding)作为接合的方法。
如图6(D)所示，通过蚀刻等选择性地除去第1绝缘层30-1、第1 半导体基板20-1以及一部分第2绝缘层30-2，直到从第1绝缘层30-1的绝缘层主面31露出线圈形成用桥导体15D为止。其结果是，形成线圈形成用贯穿孔15C1。线圈形成用贯穿孔15C1以在其内部露出1对线圈形成用导体15B的方式形成。
然后，通过在线圈形成用贯穿孔15C1的内部形成导电材料15C2，从而形成线圈形成用贯穿导体15C。更具体而言，如下所述。导电材料15C2 通过电镀等形成在线圈形成用贯穿孔15C1和第1绝缘层30-1的绝缘层主面。然后，通过CMP(Chemical mechanicalpolishing：化学机械抛光)等除去位于线圈形成用贯穿孔15C1的外部的导电材料15C2。此外，也除去线圈形成用贯穿孔15C1中的线圈形成用导体15B之上的部分的导电材料 15C2。其结果是，如图6( E) 所示，形成与1对线圈形成用导体15B及线圈形成用桥导体15D连接的线圈形成用贯穿导体15C。
图6(B)所示的工序为层叠绝缘层的绝缘层层叠工序。然后，图6(C) 所示的工序为将多个半导体基板与多个绝缘层交替地配置的工序。图6(D) 所示的工序为贯穿孔形成工序。图6(E)为贯穿导体形成工序。
根据具有以上结构的实施方式的半导体元件10A，得到以下效果。
半导体元件10A具有元件第1主面11、元件第2主面12、和元件侧面13，上述元件第2主面12是与元件第1主面11相反的面，上述半导体元件10A由半导体基板部(第1半导体基板20-1～第3半导体基板20-3) 和绝缘层部(第1绝缘层30-1～第3绝缘层30-3)构成，上述半导体元件 10A具备：信号收发端子14，其设置在元件第1主面11，在与设置在外部基板200的外部基板信号收发端子210之间能够接触地收发信号，所述外部基板200位于半导体元件10A的外部；信号收发线圈15，其设置在元件侧面13，在与设置在外部半导体元件100的外部半导体元件信号收发线圈 120之间，能够经由元件侧面13非接触地发送或接收信号，所述外部半导体元件100位于半导体元件10A的外部，信号收发线圈15具有在绝缘层 30的内部形成的导体(线圈形成用导体15B、线圈形成用桥导体15D)和在半导体基板20的内部形成的导体(线圈形成用贯穿导体15C)。
信号收发线圈15是螺管线圈，螺管线圈的螺旋轴是在将元件侧面13 贯穿的方向上延伸的轴。此外，信号收发线圈15具有在绝缘层30的内部从上述半导体基板第1主面朝向上述绝缘层主面延伸的一对线圈形成用导体、和连接上述一对线圈形成用导体的线圈形成用桥导体。此外，在半导体元件10A中，半导体基板部是具有半导体基板第1主面21、作为半导体基板第1主面21的相反面的半导体基板第2主面22、以及半导体基板侧面23的多个半导体基板(第1半导体基板20-1～第3半导体基板20-3)，绝缘层部是分别配置在多个半导体基板(第1半导体基板20-1～第3半导体基板20-3)的半导体基板第1主面21的、具有绝缘层侧面32和作为与半导体基板第1主面21相反的面的绝缘层主面31的多个绝缘层(第1绝缘层30-1～第3绝缘层30-3)，多个半导体基板(第1半导体基板20-1～第3半导体基板20-3)与多个绝缘层(第1绝缘层30-1～第3绝缘层30-3) 交替地配置，元件第1主面11是多个绝缘层中最接近上述元件第1主面侧的1个绝缘层(第1绝缘层30-1)所具有的绝缘层主面31，元件第2主面 12是多个半导体基板中最接近元件第2主面12侧的1个半导体基板(第3 半导体基板20-3)所具有的半导体基板第2主面22，元件侧面13是由多个半导体基板的半导体基板侧面23和多个绝缘层的绝缘层侧面32形成的面。信号收发线圈15具有：1对线圈形成用导体15B，其形成在多个绝缘层之一的第1主面侧绝缘层(第1绝缘层30-1)的内部；线圈形成用桥导体15D，其形成在多个绝缘层之一的第2主面侧绝缘层(第2绝缘层30-2) 的内部，上述第2主面侧绝缘层配置在比第1主面侧绝缘层(第1绝缘层 30-1)更靠元件第2主面12侧；以及1对线圈形成用贯穿导体15C，其将1对线圈形成用导体15B与线圈形成用桥导体15D连接。
因此，半导体元件10A在非接触地收发信号时不需要中介层。因而，半导体元件10A能够以简单的结构非接触地收发信号。此外，信号收发线圈15是利用半导体基板20的内部和绝缘层30的内部而形成的，所以能够大型化。因此，信号收发线圈15能够通过感应耦合而产生有利的大小的磁场，而且能够通过感应耦合而产生有利的大小的感应电流。
此外，半导体元件10A是采用包含以下工序的制造方法制造的：绝缘层层叠工序(图3(B))，通过在多个半导体基板(第1半导体基板20-1～第3半导体基板20-3)分别层叠绝缘层(第1绝缘层30-1～第3绝缘层 30-3)，从而形成形成有绝缘层的上述多个半导体基板，在第1主面侧绝缘层(第1绝缘层30-1)的内部形成1对线圈形成用导体15B；通过将层叠有绝缘层的多个半导体基板接合从而将多个半导体基板和多个绝缘层交替地配置的工序(图6(C))；从元件第1主面11起形成线圈形成用贯穿孔 15C1的贯穿孔形成工序(图6(D))，以露出线圈形成用桥导体15D和1 对线圈形成用导体15B的方式，形成将第1主面侧绝缘层(第1绝缘层30-1) 和至少1个半导体基板(第1半导体基板20-1)贯穿、并且将第2主面侧绝缘层(第2绝缘层30-2)的一部分贯穿的线圈形成用贯穿孔15C1；贯穿导体形成工序(图6(E))，通过在线圈形成用贯穿孔15C1配置导电材料 15C2，从而形成与线圈形成用桥导体15D和1对线圈形成用导体15B连接的1对线圈形成用贯穿导体15C。
因此，能够采用简单的方法制造半导体元件10A，上述半导体元件10A 能够以简单的结构非接触地收发信号。
以上，对本发明的第1实施方式和第2实施方式进行了说明。但是，本发明并不限定于这些实施方式，在专利请求的范围所记载的技术范围内能够进行各种变形。
在第1实施方式和第2实施方式中，利用了线圈间的感应耦合来非接触地收发信号，但并不限定于此。也可以利用线圈间的磁共振来非接触地收发信号。
此外，信号收发线圈15是匝数为4的螺管线圈，但并不限定于此。也可以是匝数为1的环状的线圈。此外，螺管线圈的卷绕方式也可以是Z卷绕和S卷绕(或右卷绕和左卷绕)的任一种。
此外，在第1实施方式和第2实施方式中，信号收发线圈15没有从元件侧面13露出，但也可以使其露出一部分。如上所述，只要信号收发线圈 15能够经由元件侧面13非接触地收发信号，则不管是没有从元件侧面13 露出，还是使其一部分露出，都可以说是设置在元件侧面13。
此外，在第1实施方式和第2实施方式中，信号收发线圈15设置成1 行，但也可以设置成2行以上。此外，在图1(A)中，信号收发线圈15 设置在1个元件侧面13，但也可以设置在2个以上的元件侧面13。
此外，信号收发线圈15的大小并不限定于7×10μm2，可酌情进行调节。此外，信号收发线圈15的间隔并不限定于15μm，可酌情进行调节。
此外，在第1实施方式和第2实施方式中，在形成线圈形成用导体15B 时利用了金属镶嵌法，但并不限定于此。例如，也可以使用通过溅射和蚀刻来形成布线的工序。此外，线圈形成用导体15B是铜，但在使用通过溅射和蚀刻来形成布线的工序进行制造的情况下也可以是铝等。
此外，在第1实施方式中，半导体基板部是1个半导体基板20，绝缘层部是1个绝缘层30，但并不限定于此。也可以与第2实施方式同样地，半导体基板部是2个以上的半导体基板20，绝缘层部是2个以上的绝缘层 30。
在这种情况下，线圈形成用桥导体15D设置在第3半导体基板20-3(多个半导体基板中最接近元件第2主面12侧的半导体基板)的半导体基板第 2主面22。与第2实施方式不同，线圈形成用桥导体15D不设置在第2绝缘层30-2的内部。而且，线圈形成用贯穿导体15C将1对线圈形成用导体 15B和线圈形成用桥导体15D连接，上述1对线圈形成用导体15B设置在第1绝缘层30-1(多个绝缘层中的1个绝缘层)。
这种半导体元件是采用包含以下工序的制造方法制造的：绝缘层层叠工序，通过在多个半导体基板(第1半导体基板20-1～第3半导体基板20-3) 分别层叠绝缘层(第1绝缘层30-1～第3绝缘层30-3)，从而形成形成有绝缘层的上述多个半导体基板，该工序包含在第1主面侧绝缘层(第1绝缘层30-1)的内部形成1对线圈形成用导体15B的工序；通过将层叠有绝缘层的多个半导体基板接合从而将多个半导体基板与多个绝缘层交替地配置的工序；从元件第2主面12起形成线圈形成用贯穿孔15C1的贯穿孔形成工序，以露出1对线圈形成用导体15B的方式形成线圈形成用贯穿孔 15C1；贯穿导体形成工序，通过在线圈形成用贯穿孔15C1配置导电材料 15C2，从而形成1对线圈形成用贯穿导体15C；在半导体基板第2主面22 形成线圈形成用桥导体15D的工序，上述线圈形成用桥导体15D将1对线圈形成用贯穿导体15C连接。
此外，在第2实施方式中，半导体基板部的半导体基板和绝缘层部的绝缘层分别各设置了3个，但并不限定于此。也可以各设置2个，还可以各设置4个以上。
此外，在第2实施方式中，线圈形成用贯穿导体15C设置在第1半导体基板20-1，但并不限定于此。线圈形成用贯穿导体15C也可以设置在第 2半导体基板20-2。此外，线圈形成用贯穿导体15C仅设置在1个半导体基板(第1半导体基板20-1)，但并不限定于此。也可以设置成将2个以上的半导体基板贯穿。即，线圈形成用贯穿导体15C设置在至少1个半导体基板即可。
此外，在第2实施方式中，使用了融熔键合作为接合的方法，但并不限定于此。例如，接合的方法可以是使用粘接剂的方法，也可以是表面活性化常温接合的方法。
此外，在第1实施方式和第2实施方式中，半导体基板20是以硅为材料的基板，但并不限定于此。也可以由硅以外的半导体材料(例如GaAs 等化合物半导体)形成。
此外，在第1实施方式和第2实施方式中，绝缘层30是氧化硅，但并不限定于此。可以是氧化硅以外的绝缘材料(例如氮化硅等)，或者也可以是层叠有2种以上的绝缘材料的材料。
此外，半导体元件10和外部半导体元件100并不限定于具有特定的信号处理功能的半导体元件，可以是逻辑IC、CPU、存储器、DSP、FPGA 等具有信号处理功能的半导体元件。外部半导体元件100可以是具有与半导体元件10不同的信号处理功能的半导体元件，也可以是具有相同的信号处理功能的半导体元件。此外，半导体元件10可以是在与2个以上的外部半导体元件100之间能够非接触地收发信号的半导体元件。
附图标记说明
1：半导体装置；
10、10A：半导体元件；
11：元件第1主面；
12：元件第2主面；
13：元件侧面；
14：信号收发端子；
14A:导电性构件；
15：信号收发线圈(信号收发部)；
15A：半导体基板上导体；
15B：1对线圈形成用导体；
15B1：线圈形成用导体连接导体；
15C：线圈形成用贯穿导体；
15C1：线圈形成用贯穿孔；
15C2：导电材料；
15D：线圈形成用桥导体；
20：半导体基板(半导体基板部)；
20-1：第1半导体基板(半导体基板部)；
20-2：第2半导体基板(半导体基板部)；
20-3：第3半导体基板(半导体基板部)；
21：半导体基板第1主面；
22：半导体基板第2主面；
23：半导体基板侧面；
30：绝缘层(绝缘层部)；
30-1：第1绝缘层(绝缘层部、第1主面侧绝缘层)；
30-2：第2绝缘层(绝缘层部、第2主面侧绝缘层)；
30-3：第3绝缘层(绝缘层部)；
31：绝缘层主面；
32：绝缘层侧面；
100：外部半导体元件；
110：外部半导体元件信号收发端子；
120：外部半导体元件信号收发线圈(外部半导体元件信号收发部)； 200：外部基板；
210：外部基板信号收发端子；
R：螺旋轴。

Claims (5)

1.一种半导体元件，其具有元件第1主面、元件第2主面、以及元件侧面，所述元件第2主面是与所述元件第1主面相反的面，所述半导体元件由半导体基板部和绝缘层部构成，
所述半导体元件包含：
信号收发端子，其设置在所述元件第1主面，在与设置在外部基板的外部基板信号收发端子之间能够接触地收发信号，所述外部基板位于所述半导体元件的外部；以及
信号收发线圈，其设置在所述元件侧面，在与设置在外部半导体元件的外部半导体元件信号收发部之间能够经由所述元件侧面非接触地收发信号，所述外部半导体元件位于所述半导体元件的外部，
所述信号收发线圈具有在所述绝缘层部的内部形成的导体和在所述半导体基板部的内部形成的导体，
所述半导体基板部是具有半导体基板第1主面、半导体基板第2主面、以及半导体基板侧面的多个半导体基板，所述半导体基板第2主面是与所述半导体基板第1主面相反的面，
所述绝缘层部是分别配置在所述多个半导体基板的半导体基板第1主面的、具有绝缘层主面和绝缘层侧面的多个绝缘层，所述绝缘层主面是与所述半导体基板第1主面相反的面，
所述多个半导体基板与所述多个绝缘层交替地配置，
所述元件第1主面是所述多个绝缘层中最接近所述元件第1主面侧的1个绝缘层所具有的所述绝缘层主面，所述元件第2主面是所述多个半导体基板中最接近所述元件第2主面侧的1个半导体基板所具有的所述半导体基板第2主面，所述元件侧面是由所述多个半导体基板的所述半导体基板侧面和所述多个绝缘层的所述绝缘层侧面形成的面，
所述信号收发线圈具有：1对线圈形成用导体，其形成在作为所述多个绝缘层之一的第1主面侧绝缘层的内部；线圈形成用桥导体，其形成在作为所述多个绝缘层之一的第2主面侧绝缘层的内部，所述第2主面侧绝缘层配置在比所述第1主面侧绝缘层更靠近所述元件第2主面侧；1对线圈形成用贯穿导体，其连接所述1对线圈形成用导体和所述线圈形成用桥导体。
2.一种半导体元件，其具有元件第1主面、元件第2主面、以及元件侧面，所述元件第2主面是与所述元件第1主面相反的面，所述半导体元件由半导体基板部和绝缘层部构成，
所述半导体元件包含：
信号收发端子，其设置在所述元件第1主面，在与设置在外部基板的外部基板信号收发端子之间能够接触地收发信号，所述外部基板位于所述半导体元件的外部；以及
信号收发线圈，其设置在所述元件侧面，在与设置在外部半导体元件的外部半导体元件信号收发部之间能够经由所述元件侧面非接触地收发信号，所述外部半导体元件位于所述半导体元件的外部，
所述信号收发线圈具有在所述绝缘层部的内部形成的导体和在所述半导体基板部的内部形成的导体，
所述半导体基板部是具有半导体基板第1主面、半导体基板第2主面、以及半导体基板侧面的多个半导体基板，所述半导体基板第2主面是与所述半导体基板第1主面相反的面，
所述绝缘层部是分别配置在所述多个半导体基板的半导体基板第1主面的、具有绝缘层主面和绝缘层侧面的多个绝缘层，所述绝缘层主面是与所述半导体基板第1主面相反的面，
所述多个半导体基板与所述多个绝缘层交替地配置，
所述元件第1主面是所述多个绝缘层中最接近所述元件第1主面侧的1个绝缘层所具有的所述绝缘层主面，所述元件第2主面是所述多个半导体基板中最接近所述元件第2主面侧的1个半导体基板所具有的所述半导体基板第2主面，所述元件侧面是由所述多个半导体基板的所述半导体基板侧面和所述多个绝缘层的所述绝缘层侧面形成的面，
所述信号收发线圈具有：1对线圈形成用导体，其形成在所述多个绝缘层中的1个绝缘层的内部；线圈形成用桥导体，其配置在所述元件第2主面；1对线圈形成用贯穿导体，其连接所述1对线圈形成用导体和所述线圈形成用桥导体。
3.如权利要求1或2所述的半导体元件，其中，
所述信号收发线圈是螺管线圈，所述螺管线圈的螺旋轴是在将所述元件侧面贯穿的方向上延伸的轴。
4.一种半导体元件的制造方法，其是权利要求1所述的半导体元件的制造方法，包含：
绝缘层层叠工序，通过在多个所述半导体基板分别层叠绝缘层，从而形成形成有绝缘层的所述多个半导体基板，所述绝缘层层叠工序包含在所述第1主面侧绝缘层的内部形成所述1对线圈形成用导体的工序、和在所述第2主面侧绝缘层的内部形成与其它导电体不连接的所述线圈形成用桥导体的工序；
通过将层叠有绝缘层的所述多个半导体基板进行接合，从而将所述多个半导体基板和所述多个绝缘层交替地配置的工序；
贯穿孔形成工序，从所述元件第1主面起形成贯穿孔，以露出所述线圈形成用桥导体和所述1对线圈形成用导体的方式形成贯穿孔；以及
贯穿导体形成工序，通过在所述贯穿孔配置导电材料，从而形成与所述线圈形成用桥导体和所述1对线圈形成用导体连接的所述1对线圈形成用贯穿导体。
5.一种半导体元件的制造方法，其是权利要求2所述的半导体元件的制造方法，包含：
绝缘层层叠工序，通过在多个所述半导体基板分别层叠绝缘层，从而形成形成有绝缘层的所述多个半导体基板，所述绝缘层层叠工序包含在所述1个绝缘层的内部形成所述线圈形成用导体的工序；
通过将层叠有绝缘层的所述多个半导体基板接合，从而将所述多个半导体基板和所述多个绝缘层交替地配置的工序；
贯穿孔形成工序，从所述元件第2主面起形成贯穿孔，以露出所述1对线圈形成用导体的方式形成贯穿孔；
贯穿导体形成工序，通过在所述贯穿孔配置导电材料，形成所述1对线圈形成用贯穿导体；以及
在所述半导体基板第2主面形成连接所述1对线圈形成用贯穿导体的所述线圈形成用桥导体的工序。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10483343B2 (en) * 2017-06-16 2019-11-19 Huawei Technologies Co., Ltd. Inductors for chip to chip near field communication
US11764150B2 (en) * 2019-07-03 2023-09-19 Intel Corporation Inductors for package substrates
US11854967B2 (en) * 2019-08-29 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0413348A2 (en) * 1989-08-18 1991-02-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit
JP2003273179A (ja) * 2002-03-18 2003-09-26 Hitachi Maxell Ltd 半導体回路装置及びその製造方法
CN1577654A (zh) * 2003-07-28 2005-02-09 夏普株式会社 磁耦合器件和采用磁耦合器件的电子设备
CN101013674A (zh) * 2006-02-03 2007-08-08 株式会社半导体能源研究所 半导体器件的制造装置及半导体器件的制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6187647B1 (en) * 1999-10-12 2001-02-13 Lucent Technologies Inc. Method of manufacturing lateral high-Q inductor for semiconductor devices
JP2006066769A (ja) 2004-08-30 2006-03-09 Tokyo Institute Of Technology インダクタ及びその製造方法
JP4591100B2 (ja) * 2005-02-03 2010-12-01 ソニー株式会社 半導体装置およびその製造方法
JP4872341B2 (ja) * 2005-12-27 2012-02-08 株式会社村田製作所 集積化インダクタおよびその製造方法
JPWO2009113372A1 (ja) * 2008-03-13 2011-07-21 日本電気株式会社 半導体装置
JP2010041499A (ja) * 2008-08-06 2010-02-18 Toshiba Corp 信号カプラ
WO2010032534A1 (ja) * 2008-09-18 2010-03-25 株式会社ルネサステクノロジ 半導体装置
JP2010109075A (ja) * 2008-10-29 2010-05-13 Fujikura Ltd 半導体パッケージ
JP5496541B2 (ja) 2009-04-20 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置
JP5341717B2 (ja) * 2009-11-10 2013-11-13 ルネサスエレクトロニクス株式会社 半導体パッケージ及びシステム
JP5675504B2 (ja) 2010-08-06 2015-02-25 ルネサスエレクトロニクス株式会社 半導体装置、電子装置、及び半導体装置の製造方法
US9093756B2 (en) * 2012-09-18 2015-07-28 Panasonic Intellectual Property Management Co., Ltd. Antenna, transmitter device, receiver device, three-dimensional integrated circuit, and contactless communication system
WO2016157387A1 (ja) * 2015-03-30 2016-10-06 株式会社ＰＥＺＹ Ｃｏｍｐｕｔｉｎｇ 半導体装置
JP6570954B2 (ja) * 2015-09-30 2019-09-04 学校法人慶應義塾 半導体チップ及びマルチチップモジュール

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0413348A2 (en) * 1989-08-18 1991-02-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit
JP2003273179A (ja) * 2002-03-18 2003-09-26 Hitachi Maxell Ltd 半導体回路装置及びその製造方法
CN1577654A (zh) * 2003-07-28 2005-02-09 夏普株式会社 磁耦合器件和采用磁耦合器件的电子设备
CN101013674A (zh) * 2006-02-03 2007-08-08 株式会社半导体能源研究所 半导体器件的制造装置及半导体器件的制造方法

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Publication number Publication date
JP6438137B2 (ja) 2018-12-12
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