CN107818964A - 一种耐压半导体器件 - Google Patents
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Abstract
本发明公开了一种耐压半导体器件。其包括依次设置的P型衬底、隔离层和N型硅层；N型硅层一侧的隔离层上设有P型阱，另一侧的隔离层上设有N型阱；P型阱上有源极，N型阱上有漏极，N型硅层上有氧化层；源极和漏极之间的氧化层、P型阱和N型阱覆盖第一介质层；源极和漏极之间的第一介质层覆盖第二介质层，第二介质层上形成有栅极；栅极上跨设中间高两边低的阶梯形金属场板，栅极和金属场板之间设置介电常数大于4的第三介质层；第一介质层内具有位于下层的多个半绝缘电阻极板和位于上层的多个导体场板，多个半绝缘电阻极板和导体场板构成多个电容器。本发明能够提高器件的击穿电压。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种耐压半导体器件。
背景技术
半导体器件工作在高源漏电压下时，其栅极靠近漏极一端附近会形成高电场尖峰，这种局部区域的高电场可以引起非常大的栅极泄漏电流，从而容易降低器件的击穿电压，最终可能导致有源区发生击穿使得器件失效。
为了防止器件被击穿，目前广泛使用的方法是采用场板结构，即在栅极靠漏端一侧放置一个场板，场板通常与源极或栅极相连，在栅漏区域产生一个附加电势，增加了耗尽区的面积，提高了耗尽区的耐压，并且该场板对栅漏区域的电场线分布进行了调制，尤其是对栅极近漏端边缘的密集电场线进行了有效的调制，使得电场线分布更加均匀，以此来降低栅极近漏端边缘的电场，减小栅极泄露电流，提高器件的击穿电压。
但是在这样的场板结构中，场板都是直接覆盖在介质层上面的，而介质层一般比较薄，此时场板与栅极金属距离非常接近，并且大面积的场板金属与其下方的栅极完全交叠，寄生栅源电容与场板同栅极金属的距离成反比，与场板同栅极金属的交叠面积成正比，再加上介质层的介电常数相对较大，所以器件工作过程中会产生很大的寄生栅源电容，导致器件频率特性变差。虽然增加场板下方的介质层的厚度可以减小寄生栅源电容，但介质层的厚度增加后源场板对栅漏区域的电场调制效果就会变弱，可能失去采用场板结构的意义。
发明内容
本发明主要解决的技术问题是提供一种耐压半导体器件，能够提高器件的击穿电压。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种耐压半导体器件，包括：P型衬底；隔离层，所述隔离层位于所述P型衬底上；N型硅层，所述N型硅层位于所述隔离层上；P型阱，所述P型阱位于所述N型硅层一侧的所述隔离层上；N型阱，所述N型阱位于所述N型硅层另一侧的所述隔离层上；源极，所述源极位于所述P型阱上；漏极，所述漏极位于所述N型阱上；氧化层，所述氧化层位于所述N型硅层上；第一介质层，所述第一介质层覆盖所述源极和漏极之间的所述氧化层、P型阱和N型阱；第二介质层，所述第二介质层覆盖所述源极和漏极之间的所述第一介质层，所述第二介质层上设有凹槽，所述凹槽内形成有栅极；金属场板，所述金属场板跨设在所述栅极上，所述金属场板的截面形状为中间高两边低的阶梯形；第三介质层，所述第三介质层位于所述栅极和金属场板之间，且所述金属场板的一端与源极连接，另一端搭接在所述第三介质层上；其中，所述第一介质层内具有位于下层的多个半绝缘电阻极板和位于上层的多个导体场板，所述多个半绝缘电阻极板和所述多个导体场板均横向间隔排列，且任意一个所述半绝缘电阻极板与上层相邻的一个导体场板垂直连接，与上层相邻的另一个导体场板构成电容器，位于左右最外侧的两个导体场板分别与所述P型阱和N型阱垂直连接；所述第三介质层的介电常数大于4。
优选的，所述多个半绝缘电阻极板设于所述氧化层上表面。
优选的，相邻两个半绝缘电阻极板的间距为2微米。
优选的，所述栅极的截面形状为T形。
本发明的有益效果是：区别于现有技术的情况，本发明通过设置跨过栅极的金属场板，金属场板的截面形状为中间高两边低的阶梯形，并且在金属场板下方的介质层中设置横向排列的多个半绝缘电阻极板和多个导体场板，任意一个半绝缘电阻极板与上层相邻的一个导体场板垂直连接，与上层相邻的另一个导体场板构成电容器，这样，不仅金属场板与栅电极的距离变大，而且高电场的能量会分散在多个电容器中，从而能够提高器件的击穿电压。
附图说明
图1是本发明实施例提供的耐压半导体器件的剖视结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参阅图1，是本发明实施例提供的耐压半导体器件的剖视结构示意图。本发明实施例的耐压半导体器件包括P型衬底10、隔离层20、N型硅层30、P型阱31、N型阱32、源极41、漏极42、氧化层50、第一介质层60、第二介质层70、金属场板80和第三介质层90。隔离层20起隔离作用，P型衬底10可以使用重掺杂。由于P型衬底10被隔离层20与其余部分隔离开，所以对器件的击穿特性影响很小。
隔离层20位于P型衬底10上。N型硅层30位于隔离层20上。P型阱31位于N型硅层30一侧的隔离层20上。N型阱32位于N型硅层30另一侧的隔离层20上。源极41位于P型阱31上。漏极42位于N型阱32上。氧化层50位于N型硅层30上。第一介质层60覆盖源极41和漏极42之间的氧化层50、P型阱31和N型阱32。第二介质层70覆盖源极41和漏极42之间的第一介质层60，第二介质层70上设有凹槽71，凹槽71内形成有栅极43，栅极43的截面形状例如为T形。金属场板80设在栅极43上，金属场板80的截面形状为中间高两边低的阶梯形。第三介质层90位于栅极43和金属场板80之间，且金属场板80的一端与源极41连接，另一端搭接在第三介质层90上。
其中，第一介质层60内具有位于下层的多个半绝缘电阻极板62和位于上层的多个导体场板63，多个半绝缘电阻极板62和多个导体场板63均横向间隔排列，且任意一个半绝缘电阻极板62与上层相邻的一个导体场板63垂直连接，与上层相邻的另一个导体场板63构成电容器，位于左右最外侧的两个导体场板63分别与P型阱31和N型阱32垂直连接。
由于本实施例的耐压半导体器件设置了中间高两边低的阶梯形的金属场板80，因而金属场板80拉大了与栅极43的距离，金属场板80与栅极43之间采用第三介质层90进行隔离，可以减小金属场板80与栅极43的交叠面积，最终极大减小了寄生电容及寄生电阻，因而提高了器件的击穿电压。而且第三介质层90的介电常数大于4，介电常数相对较高，从而可以增大器件的栅源电容，由于电容的大小与电容的两个极板之间的距离成反比，因此栅极43与金属场板80之间的距离越小，栅源电容越大，高介电常数的第三介质层90厚度越小，栅源电容越大，使得本实施例的半导体器件与该半导体器件级联的各节点电容能够匹配，避免工作中的雪崩击穿，提高器件可靠性。
进一步的，由于多个半绝缘电阻极板62和多个导体场板63构成耐压结构，并形成与金属场板80下方，当导体场板63感应到高压并通过电容效应传递能量时，由于任意一个电容器至少能向另一个电容器传递能量，因此，高压最终会分散于各个电容器中。而由于能量传递过程中存在能量耗散，因此，分散于各电容器中的电压会减弱，从而使得半绝缘电阻极板62下方形成较弱的电场，同时，由于半绝缘电阻极板62均与氧化层50相邻，因此半绝缘电阻极板62对有源区表面的电场具有调制作用，因此在半绝缘电阻极板62下方形成较弱的电场的情况下，由于半绝缘电阻极板62的调制作用，使得漂移区表面的电场也会减弱，从而在整体上减小了漂移区表面承受的高压，也就进一步提高了器件的击穿电压。
在本实施例中，多个半绝缘电阻极板62设于氧化层50上表面，以增强半绝缘电阻极板62对漂移区表面的电场的调制作用。其中，相邻两个半绝缘电阻极板的间距为2微米。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (4)
1.一种耐压半导体器件，其特征在于，包括：
P型衬底；
隔离层，所述隔离层位于所述P型衬底上；
N型硅层，所述N型硅层位于所述隔离层上；
P型阱，所述P型阱位于所述N型硅层一侧的所述隔离层上；
N型阱，所述N型阱位于所述N型硅层另一侧的所述隔离层上；
源极，所述源极位于所述P型阱上；
漏极，所述漏极位于所述N型阱上；
氧化层，所述氧化层位于所述N型硅层上；
第一介质层，所述第一介质层覆盖所述源极和漏极之间的所述氧化层、P型阱和N型阱；
第二介质层，所述第二介质层覆盖所述源极和漏极之间的所述第一介质层，所述第二介质层上设有凹槽，所述凹槽内形成有栅极；
金属场板，所述金属场板跨设在所述栅极上，所述金属场板的截面形状为中间高两边低的阶梯形；
第三介质层，所述第三介质层位于所述栅极和金属场板之间，且所述金属场板的一端与源极连接，另一端搭接在所述第三介质层上；
其中，所述第一介质层内具有位于下层的多个半绝缘电阻极板和位于上层的多个导体场板，所述多个半绝缘电阻极板和所述多个导体场板均横向间隔排列，且任意一个所述半绝缘电阻极板与上层相邻的一个导体场板垂直连接，与上层相邻的另一个导体场板构成电容器，位于左右最外侧的两个导体场板分别与所述P型阱和N型阱垂直连接；所述第三介质层的介电常数大于4。
2.根据权利要求1所述的耐压半导体器件，其特征在于，所述多个半绝缘电阻极板设于所述氧化层上表面。
3.根据权利要求2所述的耐压半导体器件，其特征在于，相邻两个半绝缘电阻极板的间距为2微米。
4.根据权利要求1所述的耐压半导体器件，其特征在于，所述栅极的截面形状为T形。
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| CN201711309709.XA CN107818964A (zh) | 2017-12-11 | 2017-12-11 | 一种耐压半导体器件 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110620146A (zh) * | 2019-09-24 | 2019-12-27 | 吉林华微电子股份有限公司 | 场板结构及半导体器件 |
| CN115224113A (zh) * | 2022-09-15 | 2022-10-21 | 北京芯可鉴科技有限公司 | 横向超结器件、横向绝缘栅双极晶体管及制造方法 |
| CN115241281A (zh) * | 2022-09-15 | 2022-10-25 | 北京芯可鉴科技有限公司 | 功率半导体器件终端及制造方法 |
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