CN107768305B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN107768305B
CN107768305B CN201710709806.1A CN201710709806A CN107768305B CN 107768305 B CN107768305 B CN 107768305B CN 201710709806 A CN201710709806 A CN 201710709806A CN 107768305 B CN107768305 B CN 107768305B
Authority
CN
China
Prior art keywords
etch stop
stop pattern
semiconductor substrate
hole
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710709806.1A
Other languages
English (en)
Other versions
CN107768305A (zh
Inventor
李镐珍
文光辰
金石镐
方硕哲
安振镐
李来寅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107768305A publication Critical patent/CN107768305A/zh
Application granted granted Critical
Publication of CN107768305B publication Critical patent/CN107768305B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体器件包括：具有彼此面对的第一表面和第二表面的半导体衬底；在半导体衬底的第一表面中形成的沟槽中的蚀刻停止图案；在半导体衬底的第一表面上的第一绝缘层；以及穿过半导体衬底和第一绝缘层的通孔。蚀刻停止图案包围通孔的侧表面的一部分。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2016年8月17日向韩国知识产权局递交的韩国专利申请10-2016-0104475的优先权，其整体内容通过引用并入于此。
技术领域
本公开的一些示例实施例涉及一种半导体器件及其制造方法，特别是涉及具有通孔的半导体器件及其制造方法。
背景技术
半导体器件可以通过通孔与另一个半导体器件或印刷电路板电连接。与使用焊球或焊料凸块的常规封装结构相比，通孔的使用使得可以实现三维堆叠的封装结构并获得增加的数据传输速度。对于半导体器件的集成密度，可能需要开发具有物理和电可靠特性的通孔。
发明内容
本发明构思的一些示例实施例提供了一种高度可靠的半导体器件及其制造方法。
根据本发明构思的一些示例实施例，一种半导体器件包括：具有彼此面对的第一表面和第二表面的半导体衬底；在所述半导体衬底的第一表面中形成的沟槽中的蚀刻停止图案；在所述半导体衬底的第一表面上的第一绝缘层；以及穿过所述半导体衬底和所述第一绝缘层的通孔。所述蚀刻停止图案包围所述通孔的侧表面的一部分。
根据本发明构思的一些示例实施例，一种半导体器件包括：半导体层；穿过所述半导体层的蚀刻停止图案；由所述蚀刻停止图案限定的孔中的通孔，所述通孔的侧表面的一部分被所述蚀刻停止图案包围；以及在所述半导体层的表面上的电路层，所述电路层覆盖所述蚀刻停止图案。
根据本发明构思的一些示例实施例，一种制造半导体器件的方法包括：提供包括半导体衬底的衬底，所述半导体衬底包括彼此面对的第一表面和第二表面、在所述半导体衬底的第一表面上的第一绝缘层和在所述半导体衬底中的蚀刻停止图案，所述蚀刻停止图案在其中包括孔；以及蚀刻所述半导体衬底以在所述蚀刻停止图案的所述孔中形成透孔，以暴露所述蚀刻停止图案的内侧表面。
根据本发明构思的一些示例实施例，一种半导体器件包括：在半导体衬底中的蚀刻停止图案，以及穿过所述半导体衬底并延伸到所述蚀刻停止图案中的通孔，所述通孔沿着所述通孔的下部的侧壁具有所述蚀刻停止图案。
附图说明
根据以下结合附图进行的简要描述，将更清楚地理解一些示例实施例。
图1是示出根据本发明构思的一些示例实施例的半导体器件的剖视图。
图2是示出根据本发明构思的一些示例实施例的蚀刻停止图案的平面图。
图3A至图3E是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的剖视图。
图4A和图4B是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的剖视图。
图5A和图5B是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的剖视图。
图5C是示出根据本发明构思的一些示例实施例的半导体器件的剖视图。
图6A至图6D是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的剖视图。
图7A是示出根据本发明构思的一些示例实施例的半导体器件的剖视图。
图7B是示出根据本发明构思的一些示例实施例的半导体器件的剖视图。
图8A是根据本发明构思的一些示例实施例的从半导体衬底的第一表面观察的蚀刻停止图案的平面图。
图8B是沿着图8A的线II’-III’截取的剖面。
图8C和图8D是根据本发明构思的一些示例实施例的从半导体衬底的第一表面观察的蚀刻停止图案的平面图。
图9A至图9D是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的剖视图。
图10是示出根据本发明构思的一些示例实施例的半导体器件的剖视图。
图11A至图11C是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的剖视图。
应当注意，这些附图旨在说明在某些示例实施例中使用的方法、结构和/或材料的一般特性，并补充下面提供的书面描述。然而，这些附图并不是按比例的并且可能不能精确地反映任何给定实施例的精确结构或性能特性，并且不应被解释为限定或限制示例实施例所包含的值或性质的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和定位可以被减小或夸大。在各种附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。
具体实施方式
现在，将参考示出了示例实施例的附图更全面地描述本发明构思的示例实施例。
图1是示出根据本发明构思的一些示例实施例的半导体器件的剖视图。
参考图1，半导体器件1可以包括半导体衬底100、电路层300和通孔400。半导体器件1可以是存储器芯片、逻辑芯片或包括存储器和逻辑元件两者的半导体芯片。半导体衬底100可以是晶片级或芯片级衬底。半导体衬底100可以由硅、锗或硅锗形成或包括硅、锗或硅锗。半导体衬底100可以具有彼此面对的第一表面100a和第二表面100b。半导体衬底100的第二表面100b可以平行于第一表面100a，但是本发明构思不限于此。电路层300可以设置在半导体衬底100的第一表面100a上。电路层300可以包括第一绝缘层311和第二绝缘层312。
通孔400可以形成在穿过半导体衬底100的透孔450中并且可以穿过电路层300的至少一部分。例如，通孔400可以形成为穿过半导体衬底100和第一绝缘层311。连接端子390可以设置在电路层300的底表面上。连接端子390可以包括焊球。连接端子390可以由导电材料(例如，金属)形成或包括导电材料(例如，金属)。连接端子390可以电连接到通孔400。在本说明书中，表述“电连接或耦接”可以意味着多个元件彼此直接连接/耦接或通过另一导电元件彼此间接连接或耦接。通孔400和连接端子390可以提供要传输到半导体器件1或要从半导体器件1传输的电信号的信号路径。在下文中，将更详细地描述通孔400及其制造方法。
图2是示出根据本发明构思的一些示例实施例的蚀刻停止图案的平面图。图3A至图3E是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的剖视图。例如，图3A至图3E是放大的剖视图，其中每个图是沿图2的线II-III截取的并且示出了图1的区域I。为了简洁描述，可以通过相似或相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
参考图2和图3A，可以提供半导体衬底100。器件隔离图案120可以形成在半导体衬底100中并且可以限定晶体管320的有源区域。器件隔离图案120可以由绝缘材料形成或包括绝缘材料。器件隔离图案120的形成可以包括：在半导体衬底100的第一表面100a中形成沟槽122以及用绝缘材料填充沟槽122。
蚀刻停止图案200可以形成在半导体衬底100中。蚀刻停止图案200的形成可以包括：在半导体衬底100中形成第一沟槽205以及用绝缘材料填充第一沟槽205。在一些示例实施例中，蚀刻停止图案200可以由含硅绝缘材料(例如，氧化硅、氮化硅或氮氧化硅)形成或包括含硅绝缘材料(例如，氧化硅、氮化硅或氮氧化硅)。在一些示例实施例中，蚀刻停止图案200可以由低k介电材料(例如，氧化铪或氧化锆)形成或包括低k介电材料(例如，氧化铪或氧化锆)，但是本发明构思可以不限于此。蚀刻停止图案200可以具有顶表面200b、底表面200a、内侧表面200c和外侧表面200d。蚀刻停止图案200的底表面200a可以与半导体衬底100的第一表面100a基本上共面。蚀刻停止图案200的顶表面200b和底表面200a可以是彼此相对的表面。蚀刻停止图案200的内侧表面200c和外侧表面200d可以与半导体衬底100的第一表面100a成一角度倾斜。
当在平面图中观察时，蚀刻停止图案200可以具有闭环形状，如图2所示。然而，蚀刻停止图案200的平面形状不限于所示形状。蚀刻停止图案200可以具有形成为从其间穿过的孔250。在底表面200a的高度处的孔250的直径D1可以小于在顶表面200b的高度处的孔250的直径D2。孔250的直径可以在朝向半导体衬底100的第一表面100a的方向上减小。孔250可以形成为暴露蚀刻停止图案200的内侧表面200c。蚀刻停止图案200的外侧表面200d可以不被孔250暴露，并且可以被半导体衬底100覆盖。蚀刻停止图案200的高度H1可以大于器件隔离图案120的高度H2。蚀刻停止图案200和器件隔离图案120可以通过相同的工艺同时形成或通过不同的工艺在不同的时间形成。
电路层300可以形成在半导体衬底100的第一表面100a上。除了第一绝缘层311和第二绝缘层312之外，电路层300可以包括晶体管320、互连结构330和通孔焊盘350。例如，晶体管320可以形成在半导体衬底100的第一表面100a上。第一绝缘层311可以形成在半导体衬底100的第一表面100a上以覆盖晶体管320。第一绝缘层311可以由氧化硅、氮化硅或氮氧化硅形成或包括氧化硅、氮化硅或氮氧化硅。在一些示例实施例中，如图3A所示，可以在电路层300中设置多个第二绝缘层312。第二绝缘层312可以堆叠在第一绝缘层311上。互连结构330可以包括接触柱塞331、金属图案332和金属通孔333。互连结构330可以由导电材料(例如，铜或钨)形成或包括导电材料(例如，铜或钨)。接触柱塞331可以通过第一绝缘层311耦接到晶体管320。金属图案332可以设置在绝缘层311和312之间。金属通孔333可以形成为穿过至少一个第二绝缘层312并且可以耦接到金属图案332。通孔焊盘350可以设置在绝缘层中。通孔焊盘350可以由导电材料(例如，铜、铝或钨)形成或包括导电材料(例如，铜、铝或钨)。连接端子390可以形成在电路层300的底表面上。焊盘391可以设置在电路层300和连接端子390之间，并且可以耦接到连接端子390。晶体管320可以通过互连结构330电连接到连接端子390。通孔焊盘350可以通过互连结构330电连接到连接端子390。第一保护层393可以设置在电路层300的底表面上。第一保护层393可以不覆盖连接端子390。第一保护层393可以由绝缘材料(例如，聚合物)形成或包括绝缘材料(例如，聚合物)。
参考图3B，可以对半导体衬底100的第二表面100b执行抛光或研磨工艺，以去除半导体衬底100的一部分。抛光工艺可以是化学机械抛光(CMP)工艺。作为抛光或研磨工艺的结果，半导体衬底100可以具有减小的厚度。
参考图2和图3C，可以在半导体衬底100中形成透孔450。在一些示例实施例中，掩模图案900可以形成在半导体衬底100的第二表面100b上。掩模图案900可以具有暴露半导体衬底100的开口950。可以使用掩模图案900作为蚀刻掩模来蚀刻半导体衬底100。例如，可以执行使用含氟气体的干蚀刻工艺来蚀刻半导体衬底100。
可以制备蚀刻气体以在腔室中产生反应离子。反应离子可以是正电荷。在蚀刻工艺期间，反应离子可以与半导体衬底100发生碰撞并发生反应，因此可以蚀刻半导体衬底100。在蚀刻半导体衬底100的工艺中，可能在透孔450的侧表面上形成界面缺陷。例如，可能在由透孔450暴露的半导体衬底100中形成界面缺陷。可以执行蚀刻半导体衬底100的工艺，直到第一绝缘层311通过透孔450暴露。在蚀刻工艺期间，第一绝缘层311可以具有相对于半导体衬底100的蚀刻选择性。
图4A和图4B是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的剖视图。为了简洁描述，可以通过相似或相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
参考图4A，电路层300可以形成在半导体衬底100的第一表面100a上。与图3A所示不同，可以不形成蚀刻停止图案200。透孔450可以通过蚀刻半导体衬底100而形成。可以使用与参考图3C所述基本上相同的方法来执行半导体衬底100上的蚀刻工艺。透孔450可以形成为暴露第一绝缘层311。在第一绝缘层311暴露之后，蚀刻工艺可以持续一段时间。在这种情况下，由透孔450暴露的第一绝缘层311的顶表面可以通过反应离子而带正电。如果蚀刻工艺持续过度，则反应离子中的一些可以被第一绝缘层311中的正电荷偏转，并且可以朝向透孔450的下侧表面倾斜，如箭头所示。结果，可以蚀刻透孔450的下侧表面以形成凹进区域470。凹进区域470可以连接到透孔450。例如，凹进区域470可以具有从透孔450延伸到半导体衬底100中的形状。凹进区域470可以形成为与半导体衬底100的第一表面100a相邻。
参考图4B，可以蚀刻第一绝缘层311，因此透孔450可以进一步延伸到第一绝缘层311中。透孔450可以形成为暴露通孔焊盘350。衬层411和通孔400可以形成在透孔450中。衬层411可以形成在透孔450的侧表面上。通孔400可以形成在衬层411上。通孔400可以包括阻挡图案410和导电图案420。衬层411可以不延伸到凹进区域470中。因此，可以在凹进区域470中形成空处475。作为示例，空处475可以形成在衬层411和半导体衬底100之间。作为另一示例，即使当衬层411延伸到凹进区域470中时，通孔400也可以不设置在凹进区域470中。在这种情况下，空处475可以形成在衬层411和通孔400之间。作为其他示例，衬层411可以形成为在凹进区域470中具有过小的厚度，或者在虚线所示的区域中暴露通孔400的至少一部分。
返回参考图2和图3C，蚀刻停止图案200可以形成在半导体衬底100中。透孔450可以形成为穿过半导体衬底100并且可以延伸到蚀刻停止图案200的孔250中。半导体衬底100可以通过透孔450的上部区域452的侧表面而暴露。透孔450的下部区域451可以比透孔450的上部区域452距半导体衬底100的第二表面100b更远。透孔450的下部区域451可以连接到上部区域452。透孔450的下部区域451可以形成为暴露蚀刻停止图案200。透孔450的下部区域451可以包括蚀刻停止图案200的孔250或与其相同。蚀刻停止图案200可以包围透孔450的下部区域451的侧表面。因此，即使在第一绝缘层311暴露之后进一步执行用于蚀刻半导体衬底100的工艺，蚀刻停止图案200也可以减小或防止反应离子朝半导体衬底100传播。由于蚀刻停止图案200对反应离子是耐蚀刻的，所以可以减小或防止凹进区域(例如，图4A的470)形成在透孔450的下部区域451中。在一些示例实施例中，半导体器件可以包括多个透孔450，如图1所示。在一些示例实施例中，由于减小或防止了凹进区域470的形成，所以可以改善透孔450的尺寸和形状的均匀性。因此，为了简洁起见，下面将仅描述透孔450中的一个。
在第一表面100a的高度处或附近的透孔450的直径D3可以小于在第二表面100b的高度处或附近的透孔450的直径D4。透孔450的上部区域452可以形成为具有在与半导体衬底100的第二表面100b正交的方向上延伸的侧表面。相反，下部区域451的侧表面可以具有与上部区域452的侧表面的角度不同的角度。在一些示例实施例中，蚀刻停止图案200的存在可以导致在第一表面100a的高度处的透孔450的直径的减小。与孔250类似，透孔450的下部区域451的直径D3可以在朝向半导体衬底100的第一表面100a的方向上减小。尽管未示出，但是透孔450的上部区域452的直径可以在远离半导体衬底100的第一表面100a的方向上减小。
参考图3D，可以蚀刻第一绝缘层311以将透孔450扩展到第一绝缘层311中。例如，透孔450的底表面可以暴露通孔焊盘350。可以通过使用含氟气体的干蚀刻工艺来执行第一绝缘层311的蚀刻。在一些示例实施例中，第一绝缘层311的蚀刻可以以各向异性方式来执行。透孔450的底表面的直径D5可以等于或小于在第一表面100a的高度处或附近的透孔450的直径D3。例如，第一绝缘层311中的透孔450的直径可以在朝向透孔450的底表面的方向上减小。第一绝缘层311中的透孔450的侧表面可以具有与透孔450的下部区域451的侧表面的角度不同的角度。
尽管未示出，但是第一绝缘层311中的透孔450的侧表面可以基本上垂直于半导体衬底100的第一表面100a。在一些示例实施例中，当相对于半导体衬底100的第一表面100a测量时，透孔450的侧表面的角度的绝对值在第一绝缘层311中可以比在蚀刻停止图案200中大。通孔焊盘350的宽度W可以大于与其对应的透孔450的底表面的直径D5。因此，即使在形成通孔400的工艺中存在工艺误差，透孔450也可以形成为有效地暴露通孔焊盘350。在一些示例实施例中，蚀刻停止图案200的存在可以导致透孔450的底部直径D5的额外减小。这使得可以进一步减小通孔焊盘350的宽度，从而增加在设置互连结构330时的自由度。
在一些示例实施例中，即使在形成开口950的工艺中存在工艺误差，也可以正常地形成透孔450。例如，即使掩模图案900的开口950的宽度大于通孔焊盘350的宽度W或者开口950形成在与通孔焊盘350不对准的位置，由于存在蚀刻停止图案200，透孔450也可以形成为暴露通孔焊盘350。此后，可以去除掩模图案900。
参考图3E，衬层411和通孔400可以形成在透孔450中。衬层411可以形成为覆盖透孔450的侧表面，但是暴露通孔焊盘350。衬层411可以由氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种形成或包括氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种。衬层411可以共形地形成在透孔450的侧表面上。通孔400可以形成在衬层411上。
通孔400可以包括阻挡图案410和导电图案420。阻挡图案410可以形成在衬层411上。阻挡图案410可以由钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其任何组合中的至少一种形成或包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其任何组合中的至少一种。导电图案420可以形成在阻挡图案410上以填充透孔450。例如，阻挡图案410的形成可以包括：在衬层411上形成籽晶层(未示出)，然后使用籽晶层执行电镀工艺。作为电镀工艺的结果，透孔450可以填充有导电材料。导电材料可以被平坦化以形成导电图案420。导电图案420可以包括铜或钨。
通孔400的顶表面400b可以与半导体衬底100的第二表面100b基本上共面，并且通孔400的底表面400a可以耦接到通孔焊盘350。通孔400可以具有与透孔450相对应的形状。例如，通孔400的底表面400a的直径可以小于通孔400的顶表面400b的直径。由于没有形成凹进区域470，所以可以减小或防止图4B的空处475形成在半导体衬底100和通孔400之间。因此，半导体器件可以具有改进的可靠性。如上所述，在半导体衬底100的蚀刻期间，可能在透孔450的侧表面上形成界面缺陷。衬层411可以形成为共形地覆盖通孔400的侧表面。衬层411可以减小或防止通孔400被界面缺陷损坏(例如，氧化)。
第二保护层193和连接焊盘190可以形成在半导体衬底100的第二表面100b上。第二保护层193可以由绝缘材料(例如，聚合物)形成或包括绝缘材料(例如，聚合物)。连接焊盘190可以形成在通孔400上，并且可以电连接到通孔400。连接焊盘190可以由金属材料形成或包括金属材料。与图3A所示不同，在形成通孔400之后，可以在电路层300的底表面上形成连接端子390。根据本发明构思的一些示例实施例的半导体器件可以通过前述工艺来制造。
图5A和图5B是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的剖视图。为了简洁描述，可以通过相似或相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
结合图1参考图5A，透孔450可以形成在半导体衬底100中。透孔450的形成可以使用与参考图3A至3C所述基本上相同的方法来执行。例如，可以提供具有蚀刻停止图案200的半导体衬底100。孔250可以由蚀刻停止图案200限定。电路层300可以形成在半导体衬底100的第一表面100a上。可以对半导体衬底100的第二表面100b执行抛光或研磨处理。可以蚀刻由掩模图案900暴露的半导体衬底100，以在半导体衬底100中形成透孔450。
可以蚀刻第一绝缘层311以将透孔450扩展到第一绝缘层311中。蚀刻停止图案200的内侧表面200c和顶表面200b也可以在第一绝缘层311的蚀刻期间被蚀刻。蚀刻停止图案200的外侧表面200d可以在第一绝缘层311的蚀刻期间不被暴露。因此，与第二边缘200f相比，蚀刻停止图案200的第一边缘200e可以具有更圆滑的轮廓。这里，第一边缘200e可以是蚀刻停止图案200的由顶表面200b和内侧表面200c限定的一部分，并且第二边缘200f可以是蚀刻停止图案200的由顶表面200b和外侧表面200d限定的另一部分。与蚀刻停止图案200的外侧表面200d相比，蚀刻停止图案200的内侧表面200c可以具有更圆滑的轮廓。
参考图5B，衬层411和通孔400可以形成在透孔450中。衬层411和通孔400可以通过与参考图3E所述相同的方法形成。例如，导电图案420可以形成为填充透孔450，并且阻挡图案410可以形成在导电图案420的侧表面和底表面上。
图5C是示出根据本发明构思的一些示例实施例的半导体器件的剖视图。为了简洁描述，可以通过相似或相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
参考图5C，半导体器件可以包括半导体衬底100、电路层300、蚀刻停止图案200、衬层411和通孔400。透孔450的形成可以包括蚀刻半导体衬底100并蚀刻第一绝缘层311。当蚀刻第一绝缘层311时，蚀刻停止图案200的内侧表面200c和顶表面200b可以与第一绝缘层311一起被蚀刻。与第二边缘200f相比，蚀刻停止图案200的第一边缘200e可以具有更圆滑的轮廓。与外侧表面200d相比，蚀刻停止图案200的内侧表面200c可以具有更圆滑的轮廓。由透孔450暴露的蚀刻停止图案200的高度H3可以小于被半导体衬底100覆盖的蚀刻停止图案200的高度H1。在本说明书中，元件的高度可以意味着其最大高度。
图6A至图6D是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的剖视图。为了简洁描述，可以通过相似或相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
结合图1参考图6A，可以提供具有蚀刻停止图案200的半导体衬底100。电路层300可以形成在半导体衬底100的第一表面100a上。可以蚀刻由掩模图案900暴露的半导体衬底100，以在半导体衬底100中形成第一子孔461。可以通过使用含氟气体的干蚀刻工艺来形成第一子孔461。作为示例，可以通过各向同性地蚀刻半导体衬底100来形成第一子孔461。第一子孔461的侧表面可以具有凹入区域465。凹入区域465可以是从第一子孔461朝向半导体衬底100横向延伸的区域。可以沉积有机材料以形成覆盖第一子孔461的保护图案480。保护图案480的形成可以使用含碳气体(例如，C4F8)来执行，但是本发明构思可以不限于此。
参考图6B，可以进一步蚀刻半导体衬底100，以在第一子孔461中形成第二子孔462。在蚀刻半导体衬底100的工艺中，可以从第一子孔461的底表面而不是从第一子孔461的侧表面去除保护图案480。在用于形成第二子孔462的蚀刻工艺期间，保护图案480可以保护第一子孔461的侧表面。第二子孔462可以具有由半导体衬底100的内侧表面限定的凹入区域465。可以沉积有机材料以形成覆盖第二子孔462的保护图案480。可以使用与图6A的方法基本上相同的方法来执行半导体衬底100的蚀刻和保护图案480的形成。
参考图6C，可以交替地重复半导体衬底100的蚀刻和保护图案480的沉积，以在半导体衬底100中形成透孔450。可以使用与参考图6A所述基本上相同的方法来形成半导体衬底100的蚀刻和保护图案480的形成。透孔450可以包括多个子孔461和462。在蚀刻半导体衬底100的工艺期间，保护图案480可以保护子孔461和462的侧表面。因此，透孔450的上部区域452可以具有在与半导体衬底100的第二表面100b基本上正交的方向上延伸的侧表面。透孔450的上部区域452可以具有像扇贝形状的侧壁。例如，可以在透孔450的上部区域452的侧表面上形成多个凹入区域465。凹入区域465可以布置在与半导体衬底100的第二表面100b正交的方向上，并且可以彼此连接。凹入区域465可以形成在透孔450和半导体衬底100之间，以在它们之间限定弯曲的界面。此后，可以去除保护图案480。由于在形成透孔450的工艺期间未对蚀刻停止图案200进行蚀刻，所以透孔450的下部区域451可以不具有凹入区域465。
参考图6D，可以蚀刻第一绝缘层311以将透孔450扩展到第一绝缘层311中。透孔450可以形成为暴露通孔焊盘350。衬层411和通孔400可以形成在透孔450中。衬层411和通孔400可以具有与透孔450的侧表面的形状相对应的形状。例如，通孔400的上侧表面可以具有多个凸部405。凸部405中的每一个可以是从通孔400朝向半导体衬底100横向突出的部分。通孔400的下侧表面可以比上侧表面更平坦。
图7A是示出根据本发明构思的一些示例实施例的半导体器件的剖视图。为了简洁描述，可以通过相似或相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
参考图7A，半导体器件可以包括半导体衬底100、器件隔离图案120、蚀刻停止图案200、电路层300和通孔400。蚀刻停止图案200的高度H1可以基本上等于器件隔离图案120的高度H2。可以使用与器件隔离图案120的工艺相同的工艺来形成蚀刻停止图案200，但是本发明构思可以不限于此。作为示例，蚀刻停止图案200可以由与器件隔离图案120的材料相同的材料形成或包括与器件隔离图案120的材料相同的材料。
图7B是示出根据本发明构思的一些示例实施例的半导体器件的剖视图。为了简洁描述，可以通过相似或相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
参考图7B，除了半导体衬底100、器件隔离图案120、蚀刻停止图案200、电路层300和通孔400之外，半导体器件还可以包括器件隔离层130。半导体衬底100可以包括第一区域101和第二区域102。第一晶体管321可以设置在第一区域101上。第一晶体管321可以具有第一导电类型的沟道。第二晶体管322可以设置在第二区域102上。第二晶体管322可以具有第二导电类型的沟道，其中第一导电类型不同于第二导电类型。作为示例，第一晶体管321可以是NMOS晶体管，第二晶体管322可以是PMOS晶体管。器件隔离图案120可以设置在第一晶体管321之间以及第二晶体管322之间。器件隔离层130可以设置在半导体衬底100的第一区域101和第二区域102之间。器件隔离层130可以包括形成为填充半导体衬底100中的第二沟槽135的绝缘材料。半导体衬底100的第一区域101可以通过器件隔离层130与第二区域102分离。
蚀刻停止图案200可以设置在半导体衬底100中。蚀刻停止图案200的高度H1可以基本上等于器件隔离层130的高度H4。蚀刻停止图案200和器件隔离层130可以通过单个工艺来形成。作为示例，第一沟槽205和第二沟槽135可以通过单个蚀刻工艺基本上同时形成。蚀刻停止图案200可以包括与器件隔离层130的材料相同的材料，但是本发明构思可以不限于此。在一些示例实施例中，蚀刻停止图案200的高度H1可以大于器件隔离图案120的高度H2。
图8A是根据本发明构思的一些示例实施例的从半导体衬底的第一表面观察的蚀刻停止图案的平面图。图8B是沿着图8A的线II’-III’截取的剖面。为了简洁描述，可以通过相似或相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
参考图8A和图8B，除了半导体衬底100、电路层300和通孔400之外，半导体器件还可以包括第一蚀刻停止图案201和第二蚀刻停止图案202。第一蚀刻停止图案201可以具有与图2的蚀刻停止图案200基本上相同的形状，并且可以使用与参考图3A所述相同的方法来形成。当在平面图中观察时，第一蚀刻停止图案201可以具有闭环形状。
第二蚀刻停止图案202可以设置在第一蚀刻停止图案201的孔250中。第二蚀刻停止图案202可以与第一蚀刻停止图案201间隔开。当在平面图中观察时，第二蚀刻停止图案202可以具有圆形形状，但是本发明构思可以不限于此。例如，第二蚀刻停止图案202可以具有椭圆形或多边形形状。第二蚀刻停止图案202可以具有相对于半导体衬底100的蚀刻选择性。例如，第二蚀刻停止图案202可以由氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种形成或包括氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种。第二蚀刻停止图案202可以包括与第一蚀刻停止图案201的材料相同的材料，但是本发明构思可以不限于此。
透孔450可以设置为穿过半导体衬底100并且可以延伸到第一蚀刻停止图案201的孔250中。透孔450可以设置在第一蚀刻停止图案201和第二蚀刻停止图案202之间。在一些示例实施例中，透孔450可以设置为穿过第一绝缘层311并暴露通孔焊盘350。透孔450可以使用与参考图3B和3C所述相同的方法来形成。尽管未示出，但是可以执行第一绝缘层311的蚀刻，以不仅部分蚀刻第一蚀刻停止图案201的内侧表面200c，而且还蚀刻第二蚀刻停止图案202，并且因此第一蚀刻停止图案201的第一边缘200e和第二蚀刻停止图案202的边缘202e可以是圆滑的。
衬层411可以形成为覆盖透孔450的侧表面，但是通孔焊盘350可以包括未被衬层411覆盖的至少一部分。通孔400可以形成在衬层411上以填充透孔450。通孔400可以在第一蚀刻停止图案201和第二蚀刻停止图案202之间延伸。阻挡图案410可以设置在导电图案420和衬层411之间。
图8C和图8D是根据本发明构思的一些示例实施例的从半导体衬底的第一表面观察的蚀刻停止图案的平面图。为了简洁描述，可以通过相似或相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
参考图8C，第一蚀刻停止图案201可以具有与图2的蚀刻停止图案200基本上相同的形状，并且可以使用与参考图3A所述相同的方法来形成。第二蚀刻停止图案202’可以设置在第一蚀刻停止图案201的孔250中，并且可以与第一蚀刻停止图案201间隔开。第二蚀刻停止图案202’可以具有闭环形状。尽管未示出，但是通孔400可以设置在第一蚀刻停止图案201的孔250中，并且在第一蚀刻停止图案201和第二蚀刻停止图案202’之间。
参考图8D，第一蚀刻停止图案201可以具有与图2的蚀刻停止图案200基本上相同的形状，并且可以使用与参考图3A所述相同的方法来形成。多个第二蚀刻停止图案202”可以形成在第一蚀刻停止图案201的孔250中。虽然第二蚀刻停止图案202”中的每一个被示出为具有圆形形状，但是本发明构思可以不限于此。
图9A至图9D是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的剖视图。例如，图9A至图9D是放大的剖视图，其中每个图是沿图2的线II-III截取的并且示出了图1的区域I。为了简洁描述，可以通过相似或相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
参考图2和图9A，可以提供半导体衬底100。半导体衬底100可以包括器件隔离图案120和蚀刻停止图案200。蚀刻停止图案200可以形成为具有大于参考图3A描述的蚀刻停止图案200的高度H1的高度。电路层300可以形成在半导体衬底100的第一表面100a上。电路层300可以包括第一绝缘层311、第二绝缘层312、晶体管320、通孔焊盘350和互连结构330。连接端子390可以形成在电路层300的底表面上。
如虚线所示，可以对半导体衬底100的第二表面100b执行抛光或研磨工艺，以使半导体衬底100变薄。这里，可以执行半导体衬底100的薄化以暴露蚀刻停止图案200。蚀刻停止图案200的顶表面200b可以与半导体衬底100的第二表面100b共面。蚀刻停止图案200可以形成为穿过半导体衬底100。
参考图2和图9B，掩模图案900可以形成在半导体衬底100的第二表面100b上。掩模图案900的开口950可以形成为通过孔250暴露半导体衬底100并暴露蚀刻停止图案200的顶表面200b。在一些示例实施例中，掩模图案900的开口950可以与蚀刻停止图案200的孔250对准。可以蚀刻通过蚀刻停止图案200的孔250暴露的半导体衬底100，以在半导体衬底100中形成透孔450。透孔450可以包括蚀刻停止图案200的孔250或与其相同。透孔450可以暴露蚀刻停止图案200而不暴露半导体衬底100。在蚀刻半导体衬底100的工艺中，蚀刻停止图案200可以减小或防止在透孔450中形成凹进区域(例如，图4A的470)。
在第一表面100a的高度处或附近的透孔450的直径D3可以小于在第二表面100b的高度处或附近的透孔450的直径D4。透孔450可以形成为具有在朝向半导体衬底100的第一表面100a的方向上减小的直径。
参考图2和图9C，可以蚀刻第一绝缘层311以将透孔450扩展到第一绝缘层311中。第一绝缘层311中的透孔450的直径可以等于或小于在第一表面100a的高度处或附近的透孔450的直径D3。这使得可以减小通孔焊盘350的宽度，从而增加在设置互连结构330时的自由度。例如，即使在开口950的位置处存在工艺误差的情况下，也可以正常地形成透孔450。特别地，即使当掩模图案900的开口950不与蚀刻停止图案200的孔250对准或者形成为过度暴露蚀刻停止图案200的顶表面200b时，也可以形成正常暴露通孔焊盘350的透孔450。此后，可以去除掩模图案900。
参考图9D，通孔400可以形成在透孔450中。蚀刻停止图案200可以包围透孔450的侧表面的一部分。蚀刻停止图案200可以由绝缘材料形成或包括绝缘材料。因此，可以省略形成衬层411的工艺，从而简化制造半导体器件的工艺。阻挡图案410可以形成为与蚀刻停止图案200直接接触并且覆盖通孔焊盘350的顶表面。导电图案420可以形成在阻挡图案410上以填充透孔450。通孔400可以使用与参考图3E所述基本上相同的方法来形成。第二保护层193和连接焊盘190可以形成在半导体衬底100的第二表面100b上。
图10是示出根据本发明构思的一些示例实施例的半导体器件的剖视图。为了简洁描述，可以通过相似或相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
结合图1参考图10，半导体器件可以包括半导体衬底100、电路层300、蚀刻停止图案200和通孔400。半导体器件可以使用与参考图9A和图9B所述相同的方法来形成。
在形成透孔450的工艺中，由开口950暴露的蚀刻停止图案200的顶表面200b和内侧表面200c可以与第一绝缘层311一起被蚀刻。因此，与第二边缘200f相比，蚀刻停止图案200的第一边缘200e可以具有更圆滑的轮廓。此外，与外侧表面200d相比，蚀刻停止图案200的内侧表面200c可以具有更圆滑的轮廓。
图11A至图11C是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的剖视图。为了简洁描述，可以通过相似或相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
参考图11A，半导体衬底1000可以包括蚀刻停止图案200’、器件隔离图案1200和光电转换区域1100。蚀刻停止图案200’可以形成为具有从其间穿过的孔250。如图2所示，光电转换区域1100之间的蚀刻停止图案200’可以具有闭环形状的剖面。蚀刻停止图案200’和器件隔离图案1200可以使用与参考图3A描述的用于形成蚀刻停止图案200和器件隔离图案120的方法基本上相同的方法来形成。蚀刻停止图案200’可以具有比器件隔离图案1200的高度大的高度。虽然未示出，但是蚀刻停止图案200’可以形成为具有与器件隔离图案1200的高度相同的高度，并且可以使用与用于器件隔离图案1200的工艺相同的工艺来形成。
半导体衬底1000可以包括多个像素区域PX。半导体衬底1000可以包含第二导电类型的杂质。可以将第一导电类型的杂质注入到半导体衬底1000的第一表面1000a中，以分别在像素区域PX中形成光电转换区域1100。在一些示例实施例中，第一导电类型可以是n型，而第二导电类型可以是p型。光电转换区域1100可以被配置为从入射光生成电子-空穴对，并且电子和/或空穴可以用于产生电信号。光电转换区域1100被示出为彼此间隔开，但是在一些示例实施例中，它们可以彼此连接。在一些示例实施例中，可以在像素区域PX中的至少一个中设置多个光电转换区域1100。
电路层3000可以形成在半导体衬底1000的第一表面1000a上。电路层3000可以包括第一绝缘层3110、第二绝缘层3120、晶体管3200和互连结构3300。互连结构3300可以包括接触柱塞3310、金属图案3320和金属通孔3330。与图3A所示不同，可以不形成通孔焊盘350。
此后，可以对半导体衬底1000的第二表面1000b执行抛光或研磨工艺，以使半导体衬底1000变薄。
参考图11B，透孔450可以形成在半导体衬底1000中。例如，掩模图案900可以形成在半导体衬底1000的第二表面1000b上。可以蚀刻由掩模图案900暴露的半导体衬底1000以形成透孔450。透孔450可以形成为在蚀刻停止图案200’的孔250中延伸，从而暴露蚀刻停止图案200’和第一绝缘层3110。蚀刻停止图案200’可以形成为包围透孔450的侧表面的一部分。由于蚀刻停止图案200’，可以减小或防止形成凹进区域(例如，图4A的470)。
参考图11C，可以通过形成填充透孔450的绝缘材料来形成隔离结构4000。隔离结构4000可以限定像素区域PX。隔离结构4000可以具有比半导体衬底1000的折射率低的折射率，并且这使得可以减小像素区域PX之间的串扰。隔离结构4000可以由氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种形成或包括氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种。滤色器5000和微透镜5100可以形成在半导体衬底1000的第二表面1000b上。滤色器5000和微透镜5100可以形成在像素区域PX中的每一个上。作为上述工艺的结果，可以形成半导体器件2。
根据本发明构思的一些示例实施例，可以形成蚀刻停止图案以减小或防止在蚀刻工艺期间在透孔中形成凹进区域。当在透孔中形成通孔时，减小或防止形成凹进区域使得能够减小或防止在通孔和半导体衬底之间形成空处。结果，能够实现可靠的半导体器件。
蚀刻停止图案可导致透孔的底部直径的减小。因此，通孔焊盘形成为具有减小的宽度，从而允许在具有增加的自由度的情况下设置互连结构的工艺。即使在形成开口或通孔的工艺中存在工艺误差，蚀刻停止图案的形成也使得可以适当地形成透孔。
尽管已经具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

Claims (21)

1.一种半导体器件，包括：
具有彼此面对的第一表面和第二表面的半导体衬底；
在所述半导体衬底的第一表面中形成的沟槽中的蚀刻停止图案；
在所述半导体衬底的第一表面上的第一绝缘层；以及
穿过所述半导体衬底和所述第一绝缘层的通孔，所述蚀刻停止图案包围所述通孔的侧表面的一部分，
其中，所述通孔位于透孔中，
所述透孔延伸到由所述蚀刻停止图案限定的孔中，
所述蚀刻停止图案包括由其顶表面和侧表面限定的至少一个边缘，
所述至少一个边缘包括由所述蚀刻停止图案限定的所述孔所暴露的第一边缘和被所述半导体衬底覆盖的第二边缘，以及
所述第一边缘的轮廓比所述第二边缘的轮廓更圆滑。
2.根据权利要求1所述的半导体器件，其中：
所述通孔包括第一部分和第二部分，所述第一部分被蚀刻停止图案包围并且所述第二部分被所述半导体衬底包围，
所述通孔的所述第二部分包括多个凸部，所述凸部中的每一个朝向所述半导体衬底突出，
所述第二部分连接到所述第一部分，以及
所述第一部分比所述第二部分更靠近所述半导体衬底的第一表面。
3.根据权利要求1所述的半导体器件，还包括：
在所述半导体衬底中的器件隔离图案，
其中所述蚀刻停止图案的深度大于所述器件隔离图案的深度。
4.根据权利要求1所述的半导体器件，其中所述蚀刻停止图案包括：
与所述半导体衬底的第一表面共面的底表面；以及
面向所述底表面的所述顶表面，
其中所述孔的直径在所述蚀刻停止图案的底表面的高度处比在所述蚀刻停止图案的顶表面的高度处小。
5.根据权利要求1所述的半导体器件，还包括：
在所述通孔和所述半导体衬底之间以及在所述通孔和所述蚀刻停止图案之间的衬层。
6.根据权利要求1所述的半导体器件，其中所述蚀刻停止图案被配置为穿过所述半导体衬底。
7.一种半导体器件，包括：
半导体层；
穿过所述半导体层的蚀刻停止图案；
在由所述蚀刻停止图案限定的孔中的通孔，所述通孔的侧表面的一部分被所述蚀刻停止图案包围；以及
在所述半导体层的表面上的电路层，所述电路层覆盖所述蚀刻停止图案，
其中，所述蚀刻停止图案包括由其顶表面和侧表面限定的至少一个边缘，
所述至少一个边缘包括由所述蚀刻停止图案限定的所述孔所暴露的第一边缘和被所述半导体层覆盖的第二边缘，以及
所述第一边缘的轮廓比所述第二边缘的轮廓更圆滑。
8.根据权利要求7所述的半导体器件，其中所述通孔填充所述孔并且与所述蚀刻停止图案物理接触。
9.根据权利要求7所述的半导体器件，其中所述蚀刻停止图案包括：
面向所述通孔并形成所述第一边缘的内侧表面；以及
面向所述半导体层并形成所述第二边缘的外侧表面，
其中所述内侧表面的轮廓比所述外侧表面的轮廓更圆滑。
10.根据权利要求7所述的半导体器件，其中：
所述电路层在其中包括通孔焊盘，以及
所述通孔穿过所述电路层的至少一部分并且耦接到所述通孔焊盘。
11.一种制造半导体器件的方法，包括：
提供衬底，所述衬底包括：
包括彼此面对的第一表面和第二表面的半导体衬底，
在所述半导体衬底的第一表面上的第一绝缘层，以及
在所述半导体衬底中的蚀刻停止图案，所述蚀刻停止图案在其中包括孔；
蚀刻所述半导体衬底以在所述蚀刻停止图案的所述孔中形成透孔，以暴露所述蚀刻停止图案的内侧表面；以及
蚀刻所述第一绝缘层以将所述透孔扩展到所述第一绝缘层中，
其中，蚀刻所述第一绝缘层使所述透孔暴露的所述蚀刻停止图案的边缘变得圆滑，从而所述蚀刻停止图案包括由所述孔暴露的第一边缘和被所述半导体衬底覆盖的第二边缘，以及
所述第一边缘的轮廓比所述第二边缘的轮廓更圆滑。
12.根据权利要求11所述的方法，其中：
所述孔的直径在所述蚀刻停止图案的底表面的高度处比在所述蚀刻停止图案的顶表面的高度处小，
所述蚀刻停止图案的底表面与所述半导体衬底的第一表面共面，以及
所述蚀刻停止图案的顶表面和底表面彼此面对。
13.根据权利要求11所述的方法，还包括：
对所述半导体衬底的第二表面执行研磨或抛光工艺以暴露所述蚀刻停止图案。
14.根据权利要求11所述的方法，其中蚀刻所述半导体衬底包括：
形成第一子孔以暴露所述半导体衬底，所述第一子孔的侧表面包括面向所述半导体衬底的第一凹入区域；以及
在所述第一子孔中形成第二子孔，所述第二子孔的侧表面包括面向所述半导体衬底的第二凹入区域，所述第二凹入区域连接到所述第一凹入区域。
15.根据权利要求11所述的方法，其中所述半导体衬底还包括：
在所述半导体衬底的第一表面中形成的沟槽中的器件隔离图案，所述器件隔离图案的高度小于所述蚀刻停止图案的高度。
16.根据权利要求11所述的方法，其中通孔焊盘位于所述第一绝缘层的底表面上，所述方法还包括：
蚀刻所述第一绝缘层以将所述透孔扩展到所述第一绝缘层中并暴露所述通孔焊盘。
17.根据权利要求11所述的方法，还包括：
在所述透孔中形成通孔。
18.根据权利要求17所述的方法，其中所述通孔包括：
在所述透孔的侧表面和底表面上的阻挡图案；以及
在所述阻挡图案上的导电图案。
19.根据权利要求11所述的方法，其中提供衬底还包括：
在所述半导体衬底的第一表面中形成的沟槽中形成所述蚀刻停止图案，所述蚀刻停止图案的底表面与所述半导体衬底的第一表面共面。
20.一种半导体器件，包括：
在半导体衬底中的蚀刻停止图案；以及
穿过所述半导体衬底并延伸到所述蚀刻停止图案中的通孔，所述通孔沿着所述通孔的下部的侧壁具有所述蚀刻停止图案，
其中，所述蚀刻停止图案包括由其顶表面和侧表面限定的至少一个边缘，
所述至少一个边缘包括由所述蚀刻停止图案中的孔暴露的第一边缘和被所述半导体衬底覆盖的第二边缘，以及
所述第一边缘的轮廓比所述第二边缘的轮廓更圆滑。
21.根据权利要求20所述的半导体器件，其中：
所述半导体衬底沿着所述通孔的上部的侧壁，
所述通孔的上部包括多个凸部，所述凸部中的每一个朝向所述半导体衬底突出，以及
所述上部连接到所述下部。
CN201710709806.1A 2016-08-17 2017-08-17 半导体器件及其制造方法 Active CN107768305B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0104475 2016-08-17
KR1020160104475A KR102652854B1 (ko) 2016-08-17 2016-08-17 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN107768305A CN107768305A (zh) 2018-03-06
CN107768305B true CN107768305B (zh) 2023-11-21

Family

ID=61192121

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710709806.1A Active CN107768305B (zh) 2016-08-17 2017-08-17 半导体器件及其制造方法

Country Status (4)

Country Link
US (1) US10109665B2 (zh)
KR (1) KR102652854B1 (zh)
CN (1) CN107768305B (zh)
TW (1) TWI746585B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269683B2 (en) * 2016-02-24 2019-04-23 Toshiba Memory Corporation Semiconductor device having a through electrode and method of manufacturing the same
US10276616B2 (en) * 2017-08-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor device
US10867905B2 (en) * 2017-11-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming the same
US11289402B2 (en) 2019-02-22 2022-03-29 Samsung Electronics Co., Ltd. Semiconductor device including TSV and method of manufacturing the same
KR102555240B1 (ko) * 2019-02-22 2023-07-13 삼성전자주식회사 Tsv를 포함하는 반도체 장치 및 그 제조 방법
KR20200127689A (ko) 2019-05-03 2020-11-11 삼성전자주식회사 패드 분리 절연 패턴 갖는 반도체 소자
US11652127B2 (en) * 2020-04-17 2023-05-16 Taiwan Semiconductor Manufacturing Company Limited Image sensor device and methods of forming the same
JP7102481B2 (ja) * 2020-10-09 2022-07-19 Ｎｉｓｓｈａ株式会社 射出成形品及びその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103378033A (zh) * 2012-04-27 2013-10-30 台湾积体电路制造股份有限公司 衬底通孔及其形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101073126B1 (ko) * 2003-10-02 2011-10-12 주식회사 하이닉스반도체 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법
US7564115B2 (en) * 2007-05-16 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Tapered through-silicon via structure
US8049327B2 (en) * 2009-01-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with scalloped sidewalls
JP5532394B2 (ja) 2009-10-15 2014-06-25 セイコーエプソン株式会社 半導体装置及び回路基板並びに電子機器
US8836116B2 (en) 2010-10-21 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level packaging of micro-electro-mechanical systems (MEMS) and complementary metal-oxide-semiconductor (CMOS) substrates
US8742535B2 (en) 2010-12-16 2014-06-03 Lsi Corporation Integration of shallow trench isolation and through-substrate vias into integrated circuit designs
US8883634B2 (en) * 2011-06-29 2014-11-11 Globalfoundries Singapore Pte. Ltd. Package interconnects
JP5802515B2 (ja) * 2011-10-19 2015-10-28 株式会社東芝 半導体装置及びその製造方法
US9059263B2 (en) * 2011-11-09 2015-06-16 QUALCOMM Incorpated Low-K dielectric protection spacer for patterning through substrate vias through a low-K wiring layer
US8546953B2 (en) 2011-12-13 2013-10-01 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via (TSV) isolation structures for noise reduction in 3D integrated circuit
US9219032B2 (en) * 2012-07-09 2015-12-22 Qualcomm Incorporated Integrating through substrate vias from wafer backside layers of integrated circuits
JP6034095B2 (ja) 2012-08-21 2016-11-30 株式会社東芝 半導体装置およびその製造方法
KR102064863B1 (ko) * 2013-08-29 2020-01-10 삼성전자주식회사 관통 비아 구조체를 갖는 반도체 소자 제조 방법
KR102258739B1 (ko) 2014-03-26 2021-06-02 삼성전자주식회사 하이브리드 적층 구조를 갖는 반도체 소자 및 그 제조방법
KR102444823B1 (ko) 2015-08-13 2022-09-20 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
KR102473664B1 (ko) 2016-01-19 2022-12-02 삼성전자주식회사 Tsv 구조체를 가진 다중 적층 소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103378033A (zh) * 2012-04-27 2013-10-30 台湾积体电路制造股份有限公司 衬底通孔及其形成方法

Also Published As

Publication number Publication date
US20180053797A1 (en) 2018-02-22
US10109665B2 (en) 2018-10-23
KR102652854B1 (ko) 2024-04-02
KR20180020361A (ko) 2018-02-28
TW201807759A (zh) 2018-03-01
CN107768305A (zh) 2018-03-06
TWI746585B (zh) 2021-11-21

Similar Documents

Publication Publication Date Title
CN107768305B (zh) 半导体器件及其制造方法
US8841754B2 (en) Semiconductor devices with stress relief layers
US7696066B2 (en) Method of fabricating intergrated circuit chip
KR20160057089A (ko) 반도체 장치 및 그 제조 방법
KR20160057077A (ko) 반도체 장치 및 그 제조 방법
KR20190050088A (ko) 반도체 장치 및 이를 포함하는 반도체 패키지, 및 상기 반도체 장치의 제조 방법
US9153492B2 (en) Semiconductor device and method for fabricating the same
JP2012234887A (ja) 半導体装置の製造方法
KR20210028801A (ko) 반도체 소자
US9343364B2 (en) Semiconductor device and method for manufacturing the same
KR20030045938A (ko) 본딩패드들을 갖는 반도체소자 및 그 제조방법
CN110648976B (zh) 半导体器件和制造其的方法
US11127711B2 (en) Semiconductor device
KR20210053537A (ko) 반도체 패키지
KR20210005433A (ko) 관통 홀을 포함하는 반도체 패키지 및 이의 제조 방법
JP2013046006A (ja) 半導体装置及びその製造方法
KR20020062796A (ko) 반도체 장치 및 그 제조 방법
US11664316B2 (en) Semiconductor devices having penetration vias with portions having decreasing widths
TWI546866B (zh) 半導體元件與製作方法
US20230377885A1 (en) Semiconductor device and manufacturing method thereof
EP4131374A1 (en) Semiconductor structure and manufacturing method therefor

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant