CN107743650A - Nand存储器的浅沟槽隔离沟槽及方法 - Google Patents

Nand存储器的浅沟槽隔离沟槽及方法 Download PDF

Info

Publication number
CN107743650A
CN107743650A CN201680035137.8A CN201680035137A CN107743650A CN 107743650 A CN107743650 A CN 107743650A CN 201680035137 A CN201680035137 A CN 201680035137A CN 107743650 A CN107743650 A CN 107743650A
Authority
CN
China
Prior art keywords
top surface
dielectric
layer
region
dielectric material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680035137.8A
Other languages
English (en)
Other versions
CN107743650B (zh
Inventor
吉田祐辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN107743650A publication Critical patent/CN107743650A/zh
Application granted granted Critical
Publication of CN107743650B publication Critical patent/CN107743650B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供了一种包含存储器单元区域和外围区域的NAND存储器。该外围区域包含设置在衬底上的浅沟槽隔离沟槽。该浅沟槽隔离沟槽包含第一顶表面以及第二顶表面。该第二顶表面的高度和该第一顶表面的高度之间的差值小于预定值ΔMAX。

Description

NAND存储器的浅沟槽隔离沟槽及方法
背景技术
本公开的实施例指向诸如非易失性存储器的高密度半导体器件，以及形成该器件的方法。
在大多数集成电路应用中，被分配用于实现各种集成电路功能的衬底区域持续减少。例如，半导体存储器器件及其制造工艺正持续发展，以满足增加可储存在给定硅衬底区域内的数据数量的需求。这些需求寻求增加给定尺寸存储器卡或其它类型封装体的储存容量和/或减少他们的尺寸。
包含闪速EEPROM和电可编程只读存储器(EPROM)的电可擦除可编程只读存储器(EEROM)是最流行的非易失性半导体存储器。一种流行的闪速EEPROM架构利用具有大量存储器单元串的NAND阵列，该存储器单元串通过一个或多个选择晶体管在单独的位线和公共源极线之间连接。图1是单个NAND串的俯视图，并且图2是其等效电路。
如图1和图2所描绘的NAND串包含在第一选择栅极120和第二选择栅极122之间串联的四个晶体管100、102、104和106。选择栅极120经由位线接触126连接NAND串到位线。选择栅极122经由源极线接触128连接NAND串到公共源极线。晶体管100、102、104和106中的每一个是单独的储存元件并且包含控制栅极和浮置栅极。
例如，晶体管100包含控制栅极lOOCG和浮置栅极100FG，晶体管102包含控制栅极102CG和浮置栅极102FG，晶体管104包含控制栅极104CG和浮置栅极104FG，并且晶体管106包含控制栅极106CG和浮置栅极106FG。控制栅极l00CG被连接到字线WL3，控制栅极102CG被连接到字线WL2，控制栅极104CG被连接到字线WL1，并且控制栅极106CG被连接到字线WL0。
注意尽管图1和图2展示出NAND串中的四个存储器单元，四个晶体管的使用仅作为示例提供。NAND串可以具有少于四个存储器单元或多于四个存储器单元。例如，一些NAND串将包含8个存储器单元、16个存储器单元、32个存储器单元或更多。
电流闪速EEPROM阵列的电荷储存元件是通常由掺杂多晶硅材料形成的最常导电的浮置栅极，或者包含多晶硅材料(掺杂或未掺杂的)和金属层的双重浮置栅极堆叠体，该双重浮置栅极堆叠体具有分离金属层和多晶硅材料层的电介质材料。闪速EEPROM系统中的存储器单元的其它类型可以利用非导电电介质材料替代导电浮置栅极，以形成能够以非易失性方式储存电荷的电荷储存元件。
随着对集成电路应用中更高密度的需求的增加，制造工艺已经发展到降低电路元件的最小特征尺寸(诸如晶体管的栅极和沟道区域)。然而，现有制造技术可能不足以制造这些集成器件。
附图说明
图1是NAND串的俯视图。
图2是图1中描绘的NAND串的等效电路图。
图3是NAND闪存阵列的部分的平面图。
图4是沿着图3中所描绘的闪存阵列的部分的线A-A的正交截面图。
图5是两个NAND串的一对四个字线长部分的三维图。
图6A是闪存器件的外围区域的部分的截面图。
图6B和6C是图6A的截面图部分的放大图。
图7A-7R是闪存器件的外围区域的示例性制造期间的衬底的部分的截面图。
图8A-8P2是闪存器件的外围区域的另一示例性制造期间的衬底的部分的截面图。
图9是描绘存储器系统的示例的框图。
具体实施方式
提供了一种包含存储器单元区域和外围区域的NAND存储器。外围区域包含设置在衬底中的浅沟槽隔离沟槽。浅沟槽隔离沟槽包含第一顶表面以及第二顶表面。第二顶表面的高度和第一顶表面的高度之间的差值小于预定值ΔMAX。
不希望被任何特定理论所束缚，可以相信的是使第二顶表面的高度和第一顶表面的高度之间的差值小于预定值ΔMAX可以防止衬底的外围晶体管区域的有源区域部分的刨削，并且可以防止由于电容器底板材料的欠蚀刻而形成多晶硅残留物。
存储器系统的类型的示例可以根据在图3的平面图所示的实施例制造。BL0-BL4代表到全局垂直金属位线的位线连接(未示出)。四个浮置栅极存储器单元通过示例的方式在每个串中示出。通常地，单独的串包含16个、32个或更多个存储器单元，形成存储器单元列。标记WL0-WL3的控制栅极(字)线延伸跨过在浮置栅极的行上的多个串，控制栅极(字)线通常是多晶硅或其它导体材料，诸如钨/氮化钨或其它导电材料。
图4是沿着图3的线A-A的正交截面图，图4描绘了层P2，控制栅极线由层P2形成。控制栅极线通常形成在浮置栅极上作为自对准堆叠体，并且通过中间电介质层162被电容性地耦合到浮置栅极。串的顶部和底部分别通过选择晶体管(栅极)170和172连接到位线和公共源极线。栅极170被选择线DSL控制，并且栅极172被选择线SSL控制。
在一些实施例中，浮置栅极材料(P1)可以可选地被缩短到控制栅极，使得选择晶体管被用作有源栅极。在浮置栅极和控制栅极之间的电容性耦合允许通过提高控制栅极上的电压来升高浮置栅极的电压。通过在其相应的字线上放置相对较高的电压并通过在一个所选的字线上放置相对较低的电压，使串中的剩余单元被硬开启，通过使串中的剩余单元被硬开启，在编程期间读取并验证列内的单独的单元，使得流过每个串的电流主要仅取决于储存在所选字线下面的寻址单元中的电荷的电平。通常并行地感测大量串的电流，以便沿着浮置栅极的行并行地读取电荷电平状态。
图5是可以被制造为更大的闪存阵列的部分的两个示例性NAND串302和304的三维框图。图5描绘串302和304上的四个存储器单元作为示例。图5描绘在P阱320下方的N阱326。位线或y方向沿着NAND串延伸，并且字线或x方向垂直于NAND串或位线方向延伸。字线方向也可以被称为行方向，并且位方向可以被称为列方向。N阱326下方的P型衬底未在图5中示出。
在实施例中，控制栅极形成字线。可以形成导电层336的连续层，该导电层336的连续层在行上是一致的，以便为该字线上的每个器件提供公共字线或控制栅极。在这种情况下，该层可以被认为是在层重叠对应的浮置栅极层332的点形成每个存储器单元的控制栅极。浮置栅极层332和导电层336被电介质层334分开。在一些实施例中，电介质层334可以是单层电介质材料，或者可以是电介质材料的多层堆叠体。在其它的实施例中，单独的控制栅极可以形成然后通过分开形成的字线互连。
当制造包含如图5中描绘的NAND串的NAND型非易失性存储器系统时，在相邻串之间的字线方向上提供电隔离。在图5中描绘的实施例中，NAND串302通过隔离区域306与NAND串304分开。
形成在硅衬底上的闪存器件可以包含存储器单元区域和外围区域。存储器单元阵列的存储器单元晶体管(诸如NAND串302和304)被布置在存储器单元区域，并且除了存储器单元晶体管之外的功能性电路被布置在外围区域。
不像包含存储器单元晶体管的存储器单元区域，高压和低压晶体管和/或电容可以形成在闪存器件的外围区域。低压晶体管可以被用于形成诸如页缓存器、数据输入/输出缓存器等的功能性电路。
图6A示出在形成闪存器件的外围区域400期间的截面图。特别地，外围区域400包含衬底402，该衬底402包含外围晶体管区域404和外围电容器区域406衬底，外围晶体管区域404和外围电容器区域406由形成在衬底402中的电介质沟槽408(例如，SiO2浅沟槽隔离(STI)沟槽)分开。在图6A中所示的工艺阶段，外围晶体管区域404包含衬底402上的薄氧化物层410a(诸如SiO2)，在薄氧化物区域410a上的掺杂多晶硅区域412a，在掺杂多晶硅区域412a上的钨/氮化钨区域414a，在钨/氮化钨区域414a上的电介质势垒区域416a，以及在电介质势垒区域416a上的电介质区域418a和420a(例如，均为SiO2)。钨/氮化钨区域414a以及掺杂多晶硅区域412a电耦合，并且充当形成在外围晶体管区域404中的晶体管的栅极电极，而薄氧化物区域410a形成这样的晶体管的栅极氧化物。
此外，外围电容器区域406包含在衬底402上的薄氧化物区域410b(诸如SiO2)，在薄氧化物区域410a上的掺杂多晶硅区域412b，第一电介质区域422(诸如掺杂多晶硅区域412b上的SiO2)，第二电介质区域424(诸如第一电介质区域422上的硅酸铪(HfSiO))，在第二电介质区域424上的钨/氮化钨区域414b，在钨/氮化钨区域414b上的电介质势垒区域416b(诸如氮化硅)，以及在电介质势垒区域416b上的电介质区域418b和420b(例如，两者都为SiO2)。在一些实施例中，钨/氮化钨区域414b和掺杂多晶硅区域412b分别被用于形成在外围电容器区域406中形成的电容器的顶电极和底电极，其中第一电介质区域422和第二电介质区域424形成夹在顶电极和底电极之间的电介质材料。在其它实施例中，掺杂多晶硅区域412b和衬底402分别被用于形成在外围电容器区域406中形成的电容器的顶电极和底电极，其中薄氧化物区域410b形成夹在顶电极和底电极之间的电介质材料。
在用于形成如图6A所示的结构的工艺步骤期间，用于形成第一电介质区域422和第二电介质区域424的部分材料层被从外围晶体管区域404蚀刻掉，以避免来自前体的晶体管的杂质污染例如，诸如碳或氮。由于该蚀刻工艺，STI沟槽408包含第一顶表面426a和第二顶表面426a。第一顶表面426a与外围晶体管区域404相邻，并且第二顶表面426b与外围电容器区域406相邻，其中第一顶表面426a通常低于第二顶表面426b。在蚀刻过程之后，在衬底402上沉积钨/氮化钨、氮化硅和氧化硅材料层，然后通常使用反应离子刻蚀(RTE)工艺移除各种材料层以形成图6A的结构。
在RIE工艺期间，用于形成第一电介质层422、第二电介质层424和STI沟槽408的材料层的过蚀刻可能引起外围晶体管区域404的暴露，并且随后对掺杂多晶硅区域412a和412b的蚀刻可能引起暴露的外围晶体管区域404的有源区域部分428的刨削，这在图6B中更详细地示出。由于这种过蚀刻，可能会发生硅衬底泄漏。
此外，再次参考图6A，在用于形成掺杂多晶硅区域412a和412b的掺杂多晶硅层的后续蚀刻期间，第一电介质层422、第二电介质层424和STI沟槽408的欠蚀刻(under-etching)可能导致STI沟槽408的第二顶表面426b覆盖多晶硅残余物部分430，这在图6C中更详细地示出，并且在多晶硅蚀刻期间保护多晶硅残余物部分430。
实际上，可以相信的是STI沟槽408的第一顶表面428a与STI沟槽408的第二顶表面428b之间的高度差值可能是过程相关器件故障的主要原因。
因此，由于用于层408、422和424的蚀刻工艺的非常小的窗口，在可能引起有源区域部分428的刨削的过蚀刻和可能导致多晶硅残余物部分430的欠蚀刻之间存在折衷。制造工艺被描述以减少或消除这种过蚀刻和欠蚀刻。
现在参考图7A-7R，描述形成闪存器件的外围区域的示例性方法。参照图7A，衬底700被示出为已经经历了几个工艺步骤。衬底700可以是诸如硅、锗、硅锗、未掺杂/掺杂/体/绝缘体上硅(“SOI”)的任何合适的衬底，或者具有或不具有附加电路的其它衬底。例如，衬底700可以包含一个或多个n阱区域或p阱区域(未示出)。
外围区域栅极氧化物层702形成在衬底700上方。在一些实施例中，栅极氧化物层702可以是二氧化硅、氮化硅、氮氧化硅的层或任何其它合适的绝缘层。栅极氧化物层702可以在约30埃与约500埃之间，尽管也可以使用其它厚度。
在形成栅极氧化物层702之后，在栅极氧化物层702上沉积半导体材料层704。在一个实施例中，半导体材料层704由诸如多晶硅、多晶硅-锗合金、多锗的多晶半导体材料或任何其它合适材料形成。或者，半导体材料层704可以由可以提供高击穿电压的宽带隙半导体材料(诸如ZnO、InGaZnO或SiC)形成，并且通常可以被用于提供无结FET。本领域的普通技术人员将会理解，可以使用其它材料。为了简单起见，半导体材料层704在本文中将被称为多晶硅层704。
在一些实施例中，多晶硅层704可以是重掺杂半导体材料层，诸如n+多晶硅。在一些实施例中，n+多晶硅层704在沉积时处于非晶态。在其它实施例中，n+多晶硅层704在沉积时处于多晶态。CVD或其它合适的工艺可以被采用以沉积n+多晶硅层704。
在示例性实施例中，n+多晶硅层704可以由约100至约500埃的磷或掺杂浓度为约1021cm-3的砷掺杂硅形成。可以使用其它层厚度、掺杂类型和/或掺杂浓度。n+多晶硅层704可以以原位(situ)掺杂，例如通过在沉积期间流动施主气体。可以使用其它掺杂方法(例如，注入)。
或者，多晶硅层704可以是p+多晶硅。可以通过离子注入来沉积和掺杂p+多晶硅层704，或者可以在沉积期间原位掺杂p+多晶硅层704。例如，可以在栅极氧化物层702上沉积本征硅层，并且可以采用覆盖(blanket)p型注入在本征硅层内将硼注入预定深度。示例性可注入分子离子包含BF2、BF3、B等。在一些实施例中，可以采用约1-10×1013离子/cm2的注入剂量。可以使用其它注入物种类和/或剂量。此外，在一些实施例中，可以采用扩散工艺。在至少一个实施例中，所得到的p型多晶硅层704具有约100至约500埃的厚度，尽管也可以使用其它的p型硅层厚度。
第一电介质材料层706形成在多晶硅层704上以用作CMP的停止层。例如，可以沉积大约100埃至大约500埃之间的氮化硅。可以使用其它CMP停止材料，诸如多晶硅和/或其它材料层厚度。
第二电介质材料层708形成在第一电介质材料层706上。例如，大约3000-7000埃的二氧化硅可以被沉积在第一电介质材料层706上。其它材料(诸如多晶硅和氮化硅)和/或其它材料层厚度可以被使用。
第二电介质材料层708、第一电介质材料层706和多晶硅层704被图案化和蚀刻，以形成蚀刻层堆叠体710a和710b，710a被设置在将成为外围晶体管区域700a的衬底700的第一部分上，710b被设置在将成为外围电容器区域700b的衬底700的第二部分上，产生图7B中所示的结构。层堆叠体710a包含第二电介质材料区域708a、第一电介质材料区域706a和多晶硅区域704a，并且层堆叠体710b包含第二电介质材料区域708b、第一电介质材料区域706b和多晶硅区域704b。
在实施例中，可以使用常规光刻技术，用软或硬掩模以及湿法或干法蚀刻工艺来图案化和蚀刻第二电介质材料层708、第一电介质材料层706和多晶硅层704。可以在单个图案化/蚀刻过程中或使用分离的图案化/蚀刻步骤图案化和蚀刻第二电介质材料层708、第一电介质材料层706和多晶硅层704。
例如，可以使用标准光刻技术来沉积、图案化光致抗蚀剂(“PR”)，可以蚀刻层708、706和704，然后可以移除PR。或者，可以在第二电介质材料层708的顶部上形成一些其它材料(例如二氧化硅)的硬掩模，该硬掩模在顶部具有底部抗反射涂层(bottomantireflective coating，“BARC”)，然后图案化和蚀刻该硬掩模。类似地，可以使用电介质抗反射涂层(dielectric antireflective coating，“DARC”)和/或无定形碳薄膜(例如，来自加利福尼亚州圣克拉拉的应用材料公司的高级图案化薄膜)作为硬掩模。
可以使用任何合适的掩模和蚀刻工艺来形成层堆叠体710a和710b。例如，可以用约1至约1.5微米，更优选约1.2至约1.4微米的PR使用标准光刻技术图案化层708、706和704。更薄的PR层可以被用于较小的关键尺寸和技术节点。在一些实施例中，可以在PR层下面使用氧化物硬掩模来改善图案转移并且在蚀刻期间保护下层。
在一些实施例中，在蚀刻之后，可以使用稀释的氢氟酸/硫酸清洁剂来清洁层堆叠体710a和710b。这样的清洁可以在任何合适的清洁工具中进行，诸如可以从Montana的Kalispell的Semitool获得的Raider工具。示例性蚀刻后清洁可包含使用超稀释硫酸(例如，约1.5-1.8wt％)达约60秒和/或使用超稀释氢氟(“HF”)酸(例如，约0.4-0.6wt％)达60秒。兆声波(megasonics)可以被使用或可以不被使用。可以采用其它清洁化学品、时间和/或技术。
将第三电介质层712共形地沉积在层堆叠体710a和710b上。例如，可以沉积大约50埃至大约500埃之间的二氧化硅，产生图7C中所示的结构。可以使用诸如氮化硅、氮氧化硅、低K电介质等的其它电介质材料和/或其它电介质材料层厚度。
使用各向异性蚀刻来移除第三电介质层712和栅极氧化物层702的横向部分，仅在层708a、706a、704a的侧面上留下第三电介质材料的侧壁部分712a，并且仅在层708b、706b、704b的侧面上留下第三电介质材料的侧壁部分712b，产生图7D中所示的结构。侧壁部分712a和712b形成侧壁衬垫，并且在本文中被称为侧壁衬垫712a和712b。此外，蚀刻移除层堆叠体710a和710b之间的栅极氧化物层702的横向部分，暴露衬底700的区域714。因此，层堆叠体710a和710b分别包含栅极氧化物区域702a和702b。
同位素蚀刻衬底700的区域714以蚀刻在栅极氧化物区域702a的第一部分718a之下延伸的第一沟槽凸耳(tab)凹槽716a和在栅极氧化物区域702b的第二部分718b之下延伸的第二沟槽凸耳凹槽716b，产生图7E中所示的结构。第一沟槽凸耳凹槽716a具有约50埃至约500埃之间的长度Xa，第二沟槽凸耳凹槽716b具有约50埃至约500埃之间的长度Xb，尽管也可以使用其它的长度。第一沟槽凸耳凹槽716a和第二沟槽凸耳凹槽716b各自具有约50埃至约500埃之间的高度Ya，尽管也可以使用其它的高度。如将在下面更详细地描述的，第一沟槽凸耳凹槽716a和第二沟槽凸耳凹槽716b被用于形成STI电介质沟槽的第一和第二电介质凸耳延伸部。
使用RIE工艺形成沟槽716c，沟槽716c从第一沟槽凸耳凹槽716a和第二沟槽凸耳凹槽716b垂直向下延伸，产生图7F中所示的结构。沟槽76可以具有约1000埃与约3000埃之间的高度Yb，尽管也可以使用其它高度。
第四电介质材料层720共形地沉积在层堆叠体710a和710b上。例如，可以沉积大约50埃至大约500埃之间的二氧化硅，产生图7G中所示的结构。可以使用诸如氮化硅、氮氧化硅、低K电介质等的其它电介质材料和/或其它电介质材料层厚度。将使用第四电介质材料层720来形成用于电介质沟槽的电介质衬垫。因此，第四电介质材料层720在本文中也被称为电介质沟槽衬垫720。如图7G所示，电介质沟槽衬垫720包含分别形成在第一沟槽凸耳凹槽716a和第二沟槽凸耳凹槽716b中的第一电介质沟槽凸耳延伸部720a和第二电介质沟槽凸耳延伸部720b。第一电介质沟槽凸耳延伸部720a具有长度Xa和高度Ya，并且第二电介质沟槽凸耳延伸部720b具有长度Xb和高度Ya。
在衬底700上沉积第五电介质材料层722，填充沟槽716c。例如，大约在约3000埃至约10000埃之间的二氧化硅可以被沉积在衬底700上，产生图7H中所示的结构。可以使用诸如氮化硅、氮氧化硅、低K电介质等的其它电介质材料和/或其它电介质材料层厚度。示例性低K电介质包含碳掺杂氧化物、硅碳层或类似物。将使用第五电介质材料层722来形成STI电介质沟槽。因此，第五电介质材料层722在本文中也被称为电介质沟槽722。
使用化学机械抛光或回蚀工艺来平坦化电介质沟槽722、电介质沟槽衬垫720、侧壁衬垫712a和712b以及第二电介质材料区域708a和708b，以形成平坦表面724，产生图7I中所示的结构。
使用化学机械抛光或回蚀工艺来平坦化第一电介质材料区域706a和706b、电介质沟槽衬垫720和侧壁衬垫712a和712b，以形成平坦表面726，产生图7J中所示的结构。
用于外围区域电容器的电介质材料被沉积在衬底700上。外围区域电容器电介质可以是单层电介质材料，或者可以包含多层电介质材料。在示例性实施例中，第一电容器电介质材料层728被沉积在衬底700上，并且第二电容器电介质材料层730被沉积在第一电容器电介质材料层728上，产生图7K中所示的结构。
在示例性实施例中，第一电容器电介质材料层728可以是约20埃至约200埃之间的二氧化硅，并且第二电容器电介质材料层730可以是约20埃至约200埃之间的HfSiO，尽管可以使用其它电介质材料和/或其它电介质材料层厚度。在其它实施例中，三种、四种或更多种的电容器电介质材料可以被堆叠在彼此上。
如上所述，可以从外围晶体管区域700a上移除第一电容器电介质材料层728和第二电容器电介质材料层730的一部分，以避免来自第一电容器电介质材料层728和/或第二电容器电介质材料层730的杂质。在实施例中，可以使用常规光刻技术，用软或硬掩模以及湿法或干法蚀刻工艺来图案化和蚀刻第一电容器电介质材料层728和第二电容器电介质材料层730，产生图7L中所示的结构。可以在单个图案化/蚀刻过程中或使用分离的图案化/蚀刻步骤图案化和蚀刻第一电容器电介质材料层728和第二电容器电介质材料层730。
例如，可以沉积PR，使用标准光刻技术图案化PR，可以蚀刻层728和730，然后可以移除PR。或者，可以在第二电容器电介质材料层730的顶部上形成一些其它材料(例如二氧化硅)的硬掩模，其中BARC位于顶部，然后图案化和蚀刻该硬掩模。类似地，可以使用DARC和/或无定形碳薄膜作为硬掩模。
可以使用任何合适的掩模和蚀刻工艺。例如，可以使用标准光刻技术用约1至约1.5微米，更优选约1.2至约1.4微米的PR来图案化层728和730。更薄的PR层可以被用于较小的关键尺寸和技术节点。在一些实施例中，可以在PR层下面使用氧化物硬掩模来改善图案转移并且在蚀刻期间保护下层。
在一些实施例中，在蚀刻之后，可以使用稀释的氢氟酸/硫酸清洁剂来清洁层728和730。这样的清洁可以在任何合适的清洁工具中进行，诸如可以从Montana的Kalispell的Semitool获得的Raider工具。示例性蚀刻后清洁可包含使用超稀释硫酸(例如，约1.5-1.8wt％)达约60秒和/或使用超稀释HF酸(例如，约0.4-0.6wt％)达60秒。兆声波(megasonics)可以被使用或可以不被使用。可以采用其它清洁化学品、时间和/或技术。
用于形成外围晶体管区域700a中的晶体管的栅极接触和外围电容器区域700b中的电容器的顶电极的材料层被沉积在衬底700上。在示例性实施例中，导电层732被沉积在衬底700上。导电层732可以包含任何合适的导电材料(诸如钨/氮化钨)或通过任何合适的方法(例如，CVD、PVD等)沉积的其它适当的金属、重掺杂的半导体材料、导电硅化物、导电硅锗化物、导电锗化物等。
在至少一个实施例中，导电层732可以包括约200埃至约1000埃之间的钨/氮化钨。可以使用其它导电层材料和/或厚度。在一些实施例中，可以在多晶硅区域704a与第二电容器电介质材料层730和导电层732之间设置粘合层，诸如氮化钛或其它类似的粘合层材料。此外，在一些实施例中，可以在导电层732上设置诸如氮化硅或其它类似的粘合层材料的粘合层734。本领域普通技术人员将会理解，粘合层可以通过PVD或其它方法形成。
在示例性实施例中，粘合层734是约50埃至约300埃之间的氮化硅。可以采用其它粘合层材料和/或厚度。
在形成导电层732和粘合层734之后，在粘合层734上沉积第六电介质材料层736。例如，可以在衬底700上沉积大约3000-7000埃的二氧化硅，产生图7M所示的结构。可以使用诸如氮化硅、氮氧化硅、低K电介质等的其它电介质材料和/或其它电介质材料层厚度。示例性低K电介质包含碳掺杂氧化物、硅碳层等。
然后将第六电介质材料层736图案化并蚀刻，以形成第六电介质材料区域736a和736b。在实施例中，可以使用常规光刻技术，用软或硬掩模以及湿法或干法蚀刻工艺来图案化和蚀刻第六电介质材料层736，产生图7N中所示的结构。
例如，可以使用标准光刻技术来沉积、图案化PR，可以蚀刻第六电介质材料层736，然后可以移除PR。或者，可以在第六电介质材料层736的顶部上形成一些其它材料(例如二氧化硅)的硬掩模，其中BARC位于顶部，然后图案化和蚀刻该硬掩模。类似地，可以使用DARC和/或无定形碳薄膜作为硬掩模。
可以使用任何合适的掩模和蚀刻工艺。例如，可以使用标准光刻技术用约1至约1.5微米，更优选约1.2至约1.4微米的PR图案化第六电介质材料层736。更薄的PR层可以被用于较小的关键尺寸和技术节点。在一些实施例中，可以在PR层下面使用氧化物硬掩模来改善图案转移并且在蚀刻期间保护下层。
在一些实施例中，在蚀刻之后，可以使用稀释的氢氟酸/硫酸清洁剂来清洁第六电介质材料层736。这样的清洁可以在任何合适的清洁工具中进行，诸如可以从Montana的Kalispell的Semitool获得的Raider工具。示例性蚀刻后清洁可包含使用超稀释硫酸(例如，约1.5-1.8wt％)达约60秒和/或使用超稀释HF酸(例如，约0.4-0.6wt％)达60秒。兆声波(megasonics)可以被使用或可以不被使用。可以采用其它清洁化学品、时间和/或技术。
电介质衬垫738被共形地沉积在第六电介质材料区域736a和736b以及粘合层734上。例如，可以沉积大约20埃至大约500埃之间的二氧化硅，产生图7O中所示的结构。可以使用诸如氮化硅、氮氧化硅、低K电介质等的其它电介质材料和/或其它电介质材料层厚度。在一些实施例中，可以省略电介质衬垫738。
使用各向异性蚀刻以移除电介质衬垫738的横向部分，仅在第六电介质材料区域736a和736b的侧面上分别留下电介质衬垫材料的侧壁部分738a和738b。另外，蚀刻移除粘合层734和导电层732的横向部分，在第六电介质材料区域736a和736b之间分别留下了导电层区域732a和732b以及粘合层区域734a和734b。蚀刻暴露出多晶硅区域704a的一部分、第三电介质材料侧壁部分712a的顶部部分、电介质沟槽衬垫720以及电介质沟槽722、第一电容器电介质材料层728和第二电容器电介质材料层730的部分，产生图7P中所示的结构。
接下来，使用各向异性蚀刻来移除第二电容器电介质材料层730、第一电容器电介质材料层728、电介质沟槽衬垫720、第三电介质材料侧壁部分712a和712b以及电介质沟槽722的部分的横向部分。该蚀刻分别暴露栅极氧化物区域702a和702b的边缘740a和740b、电介质沟槽衬垫720的边缘742a和742b以及电介质沟槽722的顶表面，产生图7Q中所示的结构。将电介质沟槽衬垫720的剩余(未蚀刻)部分标记为720c，将电介质沟槽722的剩余(未蚀刻)部分标记为722c。如图7Q所示，蚀刻可能引起电介质沟槽722c的顶表面在外围晶体管区域700a中比在外围电容器区域700b中更低。
在如图7Q所示的结构中，第一电介质沟槽凸耳延伸部720a和第二电介质沟槽凸耳延伸部720b、电介质沟槽衬垫720c和电介质沟槽722c共同形成如交叉影线所示的STI沟槽744。STI沟槽744包含设置在STI沟槽744的顶部的第一电介质沟槽凸耳延伸部720a和第二电介质沟槽凸耳延伸部720b。在示例性实施例中，第一电介质沟槽凸耳延伸部720a沿第一方向从STI沟槽744延伸(例如，沿负x方向)，并且第二电介质沟槽凸耳延伸部720b沿第二方向从STI沟槽744延伸(例如，沿正x方向)。在示例性实施例中，第一电介质沟槽凸耳延伸部720a和第二电介质沟槽凸耳延伸部720b实质上水平地从STI沟槽744向外延伸。
不希望被任何特定理论所束缚，可以相信的是第一电介质沟槽凸耳延伸部720a和第二电介质沟槽凸耳延伸部720b可以防止外围晶体管区域700a的有源区域部分746的刨削。
最后，回蚀多晶硅区域704a和704b以分别形成晶体管栅极704a1和电容器底板704b1，产生图7R中所示的结构。不希望被任何具体理论所束缚，可以相信的是第一电介质沟槽凸耳延伸部720a和第二电介质沟槽凸耳延伸部720b可以防止由于电容器底板704b1的欠蚀刻而在区域748中形成多晶硅残留物。
特别地，可以相信的是第一电介质沟槽凸耳延伸部720a的存在可以允许更多时间来蚀刻层722、728和730而不暴露外围晶体管区域700a的有源区域部分746，并且可以防止在多晶硅区域704a和704b的蚀刻期间的衬底的刨削(诸如在图6B中所示的外围晶体管区域404的有源区域部分428的刨削)。由于这个额外的蚀刻时间，可以相信的是STI沟槽744的顶部750将不会超过栅极氧化物区域702b的高度，并且因此防止多晶硅残余物部分的形成(诸如图6B中所示的多晶硅残余物部分430)。
如上面结合图6A-6C所述，可以相信的是与外围晶体管区域404相邻的STI沟槽408的第一顶表面428a和与外围电容器区域406相邻的STI沟槽408的第二顶表面428b之间的高度差值可能导致有源区域刨削(过蚀刻)和多晶硅残留(欠蚀刻)器件故障。描述的技术实质上消除了STI沟槽顶部部分之间的高度差值。
特别地，现在参考图8A-8P1，描述形成闪存器件的外围晶体管区域和外围电容器的示例方法。参照图8A，衬底800被示出为已经经历了几个工艺步骤。衬底800可以是诸如硅、锗、硅锗、未掺杂/掺杂/体/SOI的任何合适的衬底或具有或不具有附加电路的其它衬底。例如，衬底800可以包含一个或多个n阱区域或p阱区域(未示出)。
外围区域栅极氧化物层802形成在衬底800上方。在一些实施例中，栅极氧化物层802可以是二氧化硅、氮化硅、氮氧化硅的层或任何其它合适的绝缘层。栅极氧化物层802可以约30埃与约500埃之间，尽管也可以使用其它厚度。
在形成栅极氧化物层802之后，在栅极氧化物层802上沉积半导体材料层804。在一个实施例中，半导体材料层804由诸如多晶硅、多晶硅-锗合金、多锗或任何其它合适材料的多晶半导体材料形成。或者，半导体材料层804可以由可以提供高击穿电压的宽带隙半导体材料(诸如ZnO、InGaZnO或SiC)形成，并且通常可以被用于提供无结FET。本领域的普通技术人员将会理解，可以使用其它材料。为了简单起见，半导体材料层804在本文中将被称为多晶硅层804。
在一些实施例中，多晶硅层804可以是重掺杂半导体材料层，诸如n+多晶硅。在一些实施例中，n+多晶硅层804在沉积时处于非晶态。在其它实施例中，n+多晶硅层804在沉积时处于多晶态。CVD或其它合适的工艺可以被采用以沉积n+多晶硅层804。
在示例性实施例中，n+多晶硅层804可以由约100至约500埃的磷或掺杂浓度为约1021cm-3的砷掺杂硅形成。可以使用其它层厚度、掺杂类型和/或掺杂浓度。n+多晶硅层804可以以原位掺杂，例如通过在沉积期间流动施主气体。可以使用其它掺杂方法(例如，注入)。
或者，多晶硅层804可以是p+多晶硅。可以通过离子注入来沉积和掺杂p+多晶硅层804，或者可以在沉积期间原位掺杂p+多晶硅层704。例如，可以在栅极氧化物层802上沉积本征硅层，并且可以采用覆盖p型注入将硼注入在本征硅层内预定深度。示例性可注入分子离子包含BF2、BF3、B等。在一些实施例中，可以采用约1-10×1013离子/cm2的注入剂量。可以使用其它注入物种类和/或剂量。此外，在一些实施例中，可以采用扩散工艺。在至少一个实施例中，所得到的p型多晶硅层804具有约100至约500埃的厚度，尽管也可以使用其它的p型硅层厚度。
第一电介质材料层806形成在多晶硅层804上以用作CMP的停止层。例如，可以沉积大约100埃至大约500埃之间的氮化硅。可以使用其它CMP停止材料，诸如多晶硅和/或其它材料层厚度。
第二电介质材料层808形成在第一电介质材料层806上。例如，大约3000-7000埃的二氧化硅可以被沉积在第一电介质材料层806上。其它材料(诸如多晶硅和氮化硅)和/或其它材料层厚度可以被使用。
第二电介质材料层808、第一电介质材料层806和多晶硅层804被图案化和蚀刻，以形成蚀刻层堆叠体810a和810b，810a被设置在将成为外围晶体管区域800a的衬底800的第一部分上，810b被设置在将成为外围电容器区域800b的衬底800的第二部分上，产生图8B中所示的结构。层堆叠体810a包含第二电介质材料区域808a、第一电介质材料区域806a和多晶硅区域804a，并且层堆叠体810b包含第二电介质材料区域808b、第一电介质材料区域806b和多晶硅区域804b。
在实施例中，可以使用常规光刻技术，用软或硬掩模以及湿法或干法蚀刻工艺来图案化和蚀刻第二电介质材料层808、第一电介质材料层806和多晶硅层804。可以在单个图案化/蚀刻过程中或使用分离的图案化/蚀刻步骤图案化和蚀刻第二电介质材料层808、第一电介质材料层806和多晶硅层804。
例如，可以使用标准光刻技术沉积、图案化PR，可以蚀刻层808、806和804，然后可以移除PR。或者，可以在第二电介质材料层808的顶部上形成一些其它材料(例如二氧化硅)的硬掩模，其中BARC位于顶部，然后图案化和蚀刻该硬掩模。类似地，可以使用DARC和/或无定形碳薄膜(例如，来自加利福尼亚州圣克拉拉的应用材料公司的高级图案化薄膜)作为硬掩模。
例如，可以用约1至约1.5微米，更优选约1.2至约1.4微米的PR使用标准光刻技术图案化层808、806和804。更薄的PR层可以被用于较小的关键尺寸和技术节点。在一些实施例中，可以在PR层下面使用氧化物硬掩模来改善图案转移并且在蚀刻期间保护下层。
在一些实施例中，在蚀刻之后，可以使用稀释的氢氟酸/硫酸清洁剂来清洁层堆叠体810a和810b。这样的清洁可以在任何合适的清洁工具中进行，诸如可以从Montana的Kalispell的Semitool获得的Raider工具。示例性蚀刻后清洁可包含使用超稀释硫酸(例如，约1.5-1.8wt％)达约60秒和/或使用超稀释HF酸(例如，约0.4-0.6wt％)达60秒。兆声波(megasonics)可以被使用或可以不被使用。可以采用其它清洁化学品、时间和/或技术。
使用各向异性蚀刻来移除在层堆叠体810a和810b之间的栅极氧化层802的一部分，产生图8C中所示的结构。该蚀刻暴露衬底800的区域812。因此，层堆叠体810a和810b分别包含栅极氧化物区域802a和802b。
使用RLE工艺来各向异性地蚀刻衬底800的区域812，以形成从区域812垂直向下延伸的沟槽814，产生图8D中所示的结构。沟槽814可以具有约1000埃与约3000埃之间的高度Y，尽管也可以使用其它高度。
在衬底800上沉积第三电介质材料层816，填充沟槽814。例如，大约约3000埃至约10000埃之间的二氧化硅可以被沉积在衬底800上，产生图8E中所示的结构。可以使用诸如氮化硅、氮氧化硅、低K电介质等的其它电介质材料和/或其它电介质材料层厚度。示例性低K电介质包含碳掺杂氧化物、硅碳层等。将使用第三电介质材料层816来形成STI电介质沟槽。因此，第三电介质材料层816在本文中也被称为电介质沟槽816。
使用化学机械抛光或回蚀工艺来平坦化电介质沟槽816、第二电介质材料区域808a和808b，以形成平坦表面818，产生图8F中所示的结构。
使用化学机械抛光或回蚀工艺来平坦化第一电介质材料区域808a和808b以及电介质沟槽816，以形成平坦表面820，产生图8G中所示的结构。
用于外围区域电容器的电介质材料被沉积在衬底800上。外围区域电容器电介质可以是单层电介质材料，或者可以包含多层电介质材料。在示例性实施例中，第一电容器电介质材料层822被沉积在衬底800上，并且第二电容器电介质材料层824被沉积在第一电容器电介质材料层822上，产生图8H中所示的结构。
在示例性实施例中，第一电容器电介质材料层822可以是约20埃至约200埃之间的二氧化硅，并且第二电容器电介质材料层824可以是约20埃至约200埃之间的HfSiO，尽管可以使用其它电介质材料和/或其它电介质材料层厚度。在其它实施例中，三个、四个或更多个电容器电介质材料可以被堆叠在彼此上。
如上所述，可以从外围晶体管区域800a上移除第一电容器电介质材料层822和第二电容器电介质材料层824的一部分，以避免来自第一电容器电介质材料层822和/或第二电容器电介质材料层824的杂质。在实施例中，可以使用常规光刻技术，用软或硬掩模以及湿法或干法蚀刻工艺来图案化和蚀刻第一电容器电介质材料层822和第二电容器电介质材料层824，产生图8I中所示的结构。可以在单个图案化/蚀刻过程中或使用分离的图案化/蚀刻步骤图案化和蚀刻第一电容器电介质材料层822和第二电容器电介质材料层824。
例如，可以使用标准光刻技术来沉积、图案化PR，可以蚀刻层822和824，然后可以移除PR。或者，可以在第二电容器电介质材料层824的顶部上形成一些其它材料(例如二氧化硅)的硬掩模，其中BARC位于顶部，然后图案化和蚀刻该硬掩模。类似地，可以使用DARC和/或无定形碳薄膜作为硬掩模。
可以使用任何合适的掩模和蚀刻工艺。例如，可以使用标准光刻技术用约1至约1.5微米，更优选约1.2至约1.4微米的PR图案化层822和824。更薄的PR层可以被用于较小的关键尺寸和技术节点。在一些实施例中，可以在PR层下面使用氧化物硬掩模来改善图案转移并且在蚀刻期间保护下层。
在一些实施例中，在蚀刻之后，可以使用稀释的氢氟酸/硫酸清洁剂来清洁层822和824。这样的清洁可以在任何合适的清洁工具中进行，诸如可以从Montana的Kalispell的Semitool获得的Raider工具。示例性蚀刻后清洁可包含使用超稀释硫酸(例如，约1.5-1.8wt％)达约60秒和/或使用超稀释HF酸(例如，约0.4-0.6wt％)达60秒。兆声波(megasonics)可以被使用或可以不被使用。可以采用其它清洁化学品、时间和/或技术。
用于形成外围晶体管区域800a中的晶体管的栅极接触和在外围电容器区域800b中的电容器的顶电极的材料层被沉积在衬底700上。在示例性实施例中，导电层826被沉积在衬底800上。导电层826可以包含通过任何合适的方法(例如，CVD、PVD等)沉积的任何合适的导电材料，诸如钨/氮化钨或其它适当的金属、重掺杂的半导体材料、导电硅化物、导电硅锗化物、导电锗化物等。
在至少一个实施例中，导电层826可以包括约200埃至约1000埃的钨/氮化钨。可以使用其它导电层材料和/或厚度。在一些实施例中，可以在多晶硅区域804a与第二电容器电介质材料层824和导电层826之间设置粘合层，诸如氮化钛或其它类似的粘合层材料。此外，在一些实施例中，可以在导电层826上设置诸如氮化硅或其它类似的粘合层材料的粘合层828。本领域普通技术人员将会理解，粘合层可以通过PVD或其它方法形成。
在示例性实施例中，粘合层828是约50埃至约300埃之间的氮化硅。可以采用其它粘合层材料和/或厚度。
在形成导电层826和粘合层828之后，在粘合层828上沉积第四电介质材料层830。例如，可以在衬底800上沉积大约3000-7000埃的二氧化硅，产生图8J所示的结构。可以使用诸如氮化硅、氮氧化硅、低K电介质等的其它电介质材料和/或其它电介质材料层厚度。示例性低K电介质包含碳掺杂氧化物、硅碳层等。
图案化和蚀刻第四电介质材料层830和粘合层828以形成第四电介质材料层830a、830b和830c以及粘合层区域828a、828b和828c。在实施例中，可以使用常规光刻技术，用软或硬掩模以及湿法或干法蚀刻工艺来图案化和蚀刻第四电介质材料层830和粘合层828，产生图8K1中所示的结构。
例如，可以使用标准光刻技术来沉积、图案化PR，可以蚀刻第四电介质材料层830和粘合层828，然后可以移除PR。或者，可以在第四电介质材料层830和粘合层828的顶部上形成一些其它材料(例如二氧化硅)的硬掩模，其中BARC位于顶部，然后图案化和蚀刻该硬掩模。类似地，可以使用DARC和/或无定形碳薄膜作为硬掩模。
可以使用任何合适的掩模和蚀刻工艺。例如，可以使用标准光刻技术用约1至约1.5微米，更优选约1.2至约1.4微米的PR图案化第四电介质材料层830和粘合层828。更薄的PR层可以被用于较小的关键尺寸和技术节点。在一些实施例中，可以在PR层下面使用氧化物硬掩模来改善图案转移并且在蚀刻期间保护下层。
在一些实施例中，在蚀刻之后，可以使用稀释的氢氟酸/硫酸清洁剂来清洁第四电介质材料层830和粘合层828。这样的清洁可以在任何合适的清洁工具中进行，诸如可以从Montana的Kalispell的Semitool获得的Raider工具。示例性蚀刻后清洁可包含使用超稀释硫酸(例如，约1.5-1.8wt％)达约60秒和/或使用超稀释HF酸(例如，约0.4-0.6wt％)达60秒。兆声波(megasonics)可以被使用或可以不被使用。可以采用其它清洁化学品、时间和/或技术。
电介质衬垫832a被共形地沉积在第四电介质材料区域830a、830b及830c和粘合层区域828a、828b及828c上。例如，可以沉积大约20埃至大约500埃之间的二氧化硅，产生图8L1中所示的结构。可以使用诸如氮化硅、氮氧化硅、低K电介质等的其它电介质材料和/或其它电介质材料层厚度。在一些实施例中，可以省略电介质衬垫832a。
使用RLE工艺来各向异性地蚀刻电介质衬垫832a、导电层826、第二电容器电介质材料层824、第一电容器电介质材料层822和电介质沟槽816，产生图8M1中所示的结构。电介质沟槽816具有与外围晶体管区域800a相邻的第一顶表面834a和与外围电容器区域800b相邻的第二顶面表834b。与外围电容器区域800b相邻的第二顶表面834b高于与外围晶体管区域800a相邻的第一顶表面834a。
PR层836a沉积在衬底800上。例如，可以使用标准光刻技术将约1至约1.5微米，更优选约1.2至约1.4微米的PR层836a沉积在衬底800上。更薄的PR层可以被用于较小的关键尺寸和技术节点。在一些实施例中，可以在PR层836a下面使用氧化物硬掩模来改善图案转移并且在蚀刻期间保护下层。使用标准光刻技术图案化PR层836a以从外围电容区域800b中移除PR层836a的部分，而在外围晶体管区域800a上留下PR层836a的部分，产生图8N1中所示的结构。
然后蚀刻电介质沟槽816和第四电介质材料区域830b和830c以降低电介质沟槽816的第二顶表面830b的高度。在一个实施例中，蚀刻第二顶表面834b使得与外围电容器区域800b相邻的第二顶表面834b′的高度和与外围晶体管区域800a相邻的第一顶表面834a的高度之间的差值小于预定值ΔMAX。在一个实施例中，ΔMAX是约30nm，但是也可以使用ΔMAX的其它值。
在另一个实施例中，与外围电容器区域800b相邻的第二顶表面834b′的高度实质上等于与外围晶体管区域800a相邻的第一顶表面834a的高度。在又一个实施例中，与外围电容器区域800b相邻的第二顶表面834b′和与外围晶体管区域800a相邻的第一顶表面834a实质上共面。蚀刻之后，移除PR层836a，产生图8O1的结构。
最后，回蚀多晶硅区域804a和804b以分别形成晶体管栅极804a1和电容器底板804b1，产生图8P1所示的结构。不希望被任何特定理论所束缚，可以相信的是使与外围电容器区域800b相邻的第二顶表面834b′的高度和与外围晶体管区域800a相邻的第一顶表面834a的高度差值小于预定值ΔMAX，可以防止由于电容器底板材料804b1的欠蚀刻而在区域838中形成多晶硅残留物。
特别地，可以相信的是图8A-8J和图8K1-8P1的工艺允许蚀刻多晶硅区域804a和804b而不暴露外围晶体管区域800a的有源区域部分840，并且可以防止在多晶硅区域804a和804b的蚀刻期间的衬底的刨削(诸如在图6B中所示的外围晶体管区域404的有源区域部分428的刨削)。
图8K2-8P2示出了形成闪存器件的外围区域的替代方法。在图8K2-8P2中所示的处理步骤遵循图8A-8J所示的步骤，并且因此可以用作图8K1-8P1所示的步骤的替代。
从图8J中所示的结构开始，图案化和蚀刻第四电介质材料层830、粘合层828和导电层826以形成第四电介质材料区域830a、830b和830c，粘合层区域828a、828b和828c以及导电层区域826a、826b和826c。在实施例中，可以使用常规光刻技术，用软或硬掩模以及湿法或干法蚀刻处理来图案化和蚀刻第四电介质材料层830、粘合层828和导电层826，产生图8K2中所示的结构。
例如，可以使用标准光刻技术来沉积、图案化PR，可以蚀刻第四电介质材料层830、粘合层828和导电层826，然后可以移除PR。或者，可以在第四电介质材料层830、粘合层828和导电层826的顶部上形成一些其它材料(例如二氧化硅)的硬掩模，其中BARC位于顶部，然后图案化和蚀刻该硬掩模。类似地，可以使用DARC和/或无定形碳薄膜作为硬掩模。
可以使用任何合适的掩模和蚀刻工艺。例如，可以使用标准光刻技术用约1至约1.5微米，更优选约1.2至约1.4微米的PR图案化第四电介质材料层830、粘合层828和导电层826。更薄的PR层可以被用于较小的关键尺寸和技术节点。在一些实施例中，可以在PR层下面使用氧化物硬掩模来改善图案转移并且在蚀刻期间保护下层。
在一些实施例中，在蚀刻之后，可以使用稀释的氢氟酸/硫酸清洁剂来清洁第四电介质材料层830、粘合层828和导电层826。这样的清洁可以在任何合适的清洁工具中进行，诸如可以从Montana的Kalispell的Semitool获得的Raider工具。蚀刻后清洁的实例可包含使用超稀释硫酸(例如，约1.5-1.8wt％)达约60秒和/或使用超稀释HF酸(例如，约0.4-0.6wt％)达60秒。兆声波(megasonics)可以被使用或可以不被使用。可以采用其它清洁化学品、时间和/或技术。
电介质衬垫832b被共形地沉积在第四电介质材料区域830a、830b及830c，粘合层区域828a、828b和828c，导电层区域826a、826b和826c，多晶硅区域804a，电介质沟道816以及第二电容器电介质材料层824上。例如，可以沉积大约20埃至大约500埃之间的二氧化硅，产生图8L2中所示的结构。可以使用诸如氮化硅、氮氧化硅、低K电介质等的其它电介质材料和/或其它电介质材料层厚度。在一些实施例中，可以省略电介质衬垫832b。
PR层836b沉积在衬底800上。例如，例如，可以使用标准光刻技术将约1至约1.5微米，更优选约1.2至约1.4微米的PR层836b沉积在衬底800上。更薄的PR层可以被用于较小的关键尺寸和技术节点。在一些实施例中，可以在PR层836b下面使用氧化物硬掩模来改善图案转移并且在蚀刻期间保护下层。使用标准光刻技术图案化PR层836b以从外围电容区域800b中移除PR层836b的部分，而在外围晶体管区域800a上留下PR层836b的部分，产生图8M2中所示的结构。
蚀刻电介质衬垫832b、第四电介质材料区域830b和830c、第二电容电介质材料层824和第一电容电介质材料层822，以暴露电介质沟槽816和多晶硅区域804b的表面，产生图8N2所示的结构。电介质沟槽816具有第一顶表面842a和第二顶面表842b，其中第二顶表面842与第一顶表面842a实质上处于相同的高度。
蚀刻电介质衬垫832b，第四电介质材料区域830a、830b和830c和电介质沟槽816，产生图8O2所示的结构。电介质沟槽816具有与外围晶体管区域800a相邻的第一顶表面842a′和与外围电容器区域800b相邻的第二顶面表842b′。
在一个实施例中，与外围电容器区域800b相邻的第二顶表面842b′的高度和与外围晶体管区域800a相邻的第一顶表面842a′的高度之间的差值小于预定值ΔMAX。在一个实施例中，ΔMAX是约30nm，但是也可以使用ΔMAX的其它值。
在另一个实施例中，与外围电容器区域800b相邻的第二顶表面842b′的高度实质上等于与外围晶体管区域800a相邻的第一顶表面842a′的高度。在又一个实施例中，与外围电容器区域800b相邻的第二顶表面842b′和与外围晶体管区域800a相邻的第一顶表面842a′实质上共面。
最后，回蚀多晶硅区域804a和804b以分别形成晶体管栅极804a1和电容器底板804b1，产生图8P2所示的结构。不希望被任何特定理论所束缚，可以相信的是使与外围电容器区域800b相邻的第二顶表面842b′的高度和与外围晶体管区域800a相邻的第一顶表面842a′的高度差值小于预定值ΔMAX，可以防止由于电容器底板材料804b1的欠蚀刻而在区域844中形成多晶硅残留物。
特别地，可以相信的是图8A-8J和图8K2-8P2的工艺允许蚀刻多晶硅区域804a和804b而不暴露外围晶体管区域800a的有源区域部分840，并且可以防止在多晶硅区域804a和804b的蚀刻期间的衬底的刨削(诸如在图6B中所示的外围晶体管区域404的有源区域部分428的刨削)。
图9示出了可能包含一个或多个存储器裸芯或芯片1012。存储器裸芯1012包含存储器单元1000的阵列(二维或三维)、控制电路1020以及读取/写入电路1030A和1030B。在一个实施例中，通过各种外围电路对存储器阵列1000的存取以对称的方式在阵列的相对侧上实现，使得每一侧上的存取线和电路的密度减少一半。读取/写入电路1030A和1030B包含多个感测块1300，其允许存储器单元的页被并行读取或编程。存储器阵列1000经由行解码器1040A和1040B通过字线可寻址，并且经由列解码器1042A和1042B通过位线可寻址。在典型实施例中，将控制器1044包含在与一个或多个存储器裸芯1012相同的存储器器件1010(例如，可移动存储器卡或封装体)中。命令和数据经由线1032在主机和控制器1044之间传输，以及经由线1034在控制器与一个或多个存储器裸芯1012之间传输。一种实现方式可以包含多个芯片1012。
控制电路1020与读取/写入电路1030A和1030B协作进行存储器阵列1000上的存储器操作。控制电路1020包含状态机1022、片上地址解码器1024和电源控制模块1026。状态机1022提供存储器操作的芯片级控制。片上地址解码器1024提供在主机或存储器控制器使用的地址和解码器1040A、1040B、1042A和1042B使用的硬件地址之间转换的地址接口。功率控制模块1026在存储器操作期间控制提供给字线和位线的功率和电压。在一个实施例中，电源控制模块1026包含一个或多个可以产生比供应电压更大的电压的充电泵。
在一个实施例中，可以将控制电路1020、电源控制电路、解码器电路1024、状态机电路1022、解码器电路1042A、解码器电路1042B、解码器电路1040A、解码器电路1040B、读取/写入电路1030A、读取/写入电路1030B和/或控制器1044中的一个或任何组合称为一个或多个管理电路。
在一个实施例中，存储器单元1000的阵列被分为大量的存储器单元块(例如，块0-1034或另一个数量)。正如在闪速EEPROM系统常见的，该块是擦除的单元。即，每个块包含最小数目的被一起擦除的存储器单元。也可以使用其它擦除单元。块包含经由位线和字线存取的NAND串组。通常地，块中的所有NAND串共享字线的公共组。
每个块通常被分为若干页。在一个实施例中，页是编程的单元。还可以使用其它编程单元。一个或多个页的数据通常被储存在存储器单元的一行中。例如，可以将一个或多个页的数据储存在连接到公共字线的存储器单元中。因此，在一个实施例中，连接到公共字线的存储器单元组可以被同时编程。页可以储存一个或多个区。区包含用户数据和开销(overhead)数据(也称为系统数据)。开销数据通常包含从区的用户数据计算的头信息和错误校正码(ECC)。当数据被编程进阵列时，控制器(或其它部件)计算ECC，并且在数据被从阵列读取时也检查它。或者，ECC和/或其它开销数据可以被储存在与它们所属的数据不同的页中，或者甚至不同的块中。用户数据区通常是512字节，对应于磁盘驱动器中的区的大小。大量页形成块，在任何地方从8页到例如32、64、128或更多页。可以使用不同尺寸的块、页、区。
已经示出了关于NAND闪存架构的各种特征和技术。从所提供的公开可以理解，所公开的技术的实现方式不限于此。作为非限制性示例，根据本公开的实施例可以提供并用于广泛范围的半导体器件的制造，包含但不限于逻辑阵列、包括SRAM和DRAM的易失性存储器阵列以及包含NOR和NAND架构的非易失性存储器阵列。
一个实施例包括包含存储器单元区域和外围区域的NAND存储器。该外围区域包含设置在衬底上的浅沟槽隔离沟槽。该浅沟槽隔离沟槽包含第一顶表面以及第二顶表面。在第二顶表面的高度和第一顶表面的高度之间的差值小于预定值ΔMAX。
一个实施例包含形成NAND存储器阵列的方法。该方法包含在衬底中形成存储器单元区域，在衬底中形成与存储单元区域相邻的外围区域，以及通过形成浅沟槽隔离沟槽的第一顶表面和形成浅沟槽隔离沟槽的第二顶表面在外围区域中的衬底中形成浅沟槽隔离沟槽。在第二顶表面的高度和第一顶表面的高度之间的差值小于预定值ΔMAX。
一个实施例包含在NAND存储器的外围区域的衬底中形成浅沟槽隔离沟槽的方法。该方法包含在衬底上形成电介质材料层，图案化并蚀刻电介质材料层以具有第一顶表面和第二顶表面，第一顶表面低于第二顶表面，以及将电介质材料层图案化并蚀刻以降低第二顶表面，使得第二顶表面的高度与第一顶表面的高度之间的差值小于预定值ΔMAX。电介质材料层包含浅沟槽隔离沟槽。
为了说明和描述的目的已经给出了前面的详细描述。这并不意味着穷举或将本文所要求保护的主题限制到所公开的确切形式。鉴于上述教导，许多修改和变化是可能的。很多修改和变化在上述教导的启发下是可能的。所选择所描述的实施例是为了最好地解释本公开技术的原理及其实际应用，从而使得本领域的技术人员最好地利用各种实施例中的技术且各种变型适合于预期的特定用途。本发明的范围由所附的权利要求限定。

Claims (14)

1.一种NAND存储器，包括：
存储器单元区域；以及
外围区域，所述外围区域包括设置在衬底中的浅沟槽隔离沟槽，所述浅沟槽隔离沟槽包括：
第一顶表面；以及
第二顶表面，
其中所述第二顶表面的高度和所述第一顶表面的高度之间的差值小于预定值ΔMAX。
2.如权利要求1所述的NAND存储器，其中：
所述外围区域包括外围晶体管区域和外围电容器区域；并且
所述第一顶表面与所述外围晶体管区域相邻，并且所述第二顶表面与所述外围电容器区域相邻。
3.如权利要求1所述的NAND存储器，其中：
所述外围区域包括外围晶体管区域和外围电容器区域；并且
所述浅沟槽隔离沟槽被设置在所述外围晶体管区域和所述外围电容器区域之间。
4.如任何前述权利要求所述的NAND存储器，其中ΔMAX大约为30nm。
5.如任何前述权利要求所述的NAND存储器，其中所述第二顶表面的高度实质上与所述第一顶表面的高度相等。
6.如任何前述权利要求所述的NAND存储器，其中所述第一顶表面和所述第二顶表面实质上共面。
7.如任何前述权利要求所述的NAND存储器，其中所述浅沟槽隔离沟槽包括电介质材料、二氧化硅、氮化硅、氮氧化硅以及低K电介质中的一个或多个。
8.一种形成NAND存储器的方法，所述方法包括：
在衬底中形成存储器单元区域；
在所述衬底中形成与所述存储器单元区域相邻的外围区域；并且
通过以下步骤，在所述外围区域中的所述衬底中形成浅沟槽隔离沟槽：
形成所述浅沟槽隔离沟槽的第一顶表面；以及
形成所述浅沟槽隔离沟槽的第二顶表面，
其中所述第二顶表面的高度和所述第一顶表面的高度之间的差值小于预定值ΔMAX。
9.如权利要求8所述的方法，其中：
所述外围区域包括外围晶体管区域和外围电容器区域；并且
形成所述浅沟槽隔离沟槽包括形成与所述外围晶体管区域相邻的所述第一顶表面和形成与所述外围电容器区域相邻的所述第二顶表面。
10.如权利要求8所述的方法，其中：
所述外围区域包括外围晶体管区域和外围电容器区域；并且
形成所述浅沟槽隔离沟槽包括在所述外围晶体管区域和所述外围电容器区域之间形成所述浅沟槽隔离沟槽。
11.如权利要求8-10中任一项所述的方法，其中ΔMAX大约为30nm。
12.如权利要求8-11中任一项所述的方法，其中形成所述浅沟槽隔离沟槽包括形成所述第二顶表面的高度，所述第二顶表面的高度实质上与所述第一顶表面的高度相等。
13.如权利要求8-12中任一项所述的方法，其中形成所述浅沟槽隔离沟槽包括形成与所述第二顶表面实质上共面的所述第一顶表面。
14.如权利要求8-13中任一项所述的方法，其中所述浅沟槽隔离沟槽包括电介质材料、二氧化硅、氮化硅、氮氧化硅以及低K电介质中的一个或多个。
CN201680035137.8A 2015-08-20 2016-06-08 Nand存储器的浅沟槽隔离沟槽及方法 Active CN107743650B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/831,754 2015-08-20
US14/831,754 US9673207B2 (en) 2015-08-20 2015-08-20 Shallow trench isolation trenches and methods for NAND memory
PCT/US2016/036374 WO2017030636A1 (en) 2015-08-20 2016-06-08 Shallow trench isolation trenches and methods for nand memory

Publications (2)

Publication Number Publication Date
CN107743650A true CN107743650A (zh) 2018-02-27
CN107743650B CN107743650B (zh) 2021-07-16

Family

ID=56148716

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680035137.8A Active CN107743650B (zh) 2015-08-20 2016-06-08 Nand存储器的浅沟槽隔离沟槽及方法

Country Status (4)

Country Link
US (2) US9673207B2 (zh)
EP (1) EP3304587A1 (zh)
CN (1) CN107743650B (zh)
WO (1) WO2017030636A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6885779B2 (ja) * 2017-04-28 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置
US20220319909A1 (en) * 2021-04-01 2022-10-06 Nanya Technology Corporation Method for manufacturing a semiconductor memory device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1741273A (zh) * 2004-08-12 2006-03-01 株式会社瑞萨科技 双浅沟绝缘半导体装置及其制造方法
US20060270181A1 (en) * 2005-05-25 2006-11-30 Micron Technology, Inc. Methods of forming integrated circuit devices
US20070102731A1 (en) * 2005-11-07 2007-05-10 Eiji Sakagami Semiconductor memory device and method of manufacturing the same
CN101145560A (zh) * 2006-09-15 2008-03-19 株式会社东芝 半导体器件及其制造方法
CN103066024A (zh) * 2011-10-18 2013-04-24 爱思开海力士有限公司 制造非易失性存储器件的方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3967440B2 (ja) * 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
KR100386946B1 (ko) * 2000-08-01 2003-06-09 삼성전자주식회사 트렌치 소자 분리형 반도체 장치의 형성방법
JP4008651B2 (ja) * 2000-10-31 2007-11-14 株式会社東芝 半導体装置とその製造方法
US6420226B1 (en) * 2001-12-12 2002-07-16 Taiwan Semiconductor Manufacturing Company Method of defining a buried stack capacitor structure for a one transistor RAM cell
US6461887B1 (en) * 2002-01-03 2002-10-08 Chartered Semiconductor Manufacturing Ltd. Method to form an inverted staircase STI structure by etch-deposition-etch and selective epitaxial growth
US6569732B1 (en) * 2002-10-02 2003-05-27 Taiwan Semiconductor Manufacturing Company Integrated process sequence allowing elimination of polysilicon residue and silicon damage during the fabrication of a buried stack capacitor structure in a SRAM cell
US6962851B2 (en) * 2003-03-19 2005-11-08 Promos Technologies, Inc. Nonvolatile memories and methods of fabrication
US6885044B2 (en) * 2003-07-30 2005-04-26 Promos Technologies, Inc. Arrays of nonvolatile memory cells wherein each cell has two conductive floating gates
US7208369B2 (en) * 2003-09-15 2007-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Dual poly layer and method of manufacture
US6995095B2 (en) * 2003-10-10 2006-02-07 Macronix International Co., Ltd. Methods of simultaneously fabricating isolation structures having varying dimensions
US6872667B1 (en) * 2003-11-25 2005-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device with separate periphery and cell region etching steps
KR100513405B1 (ko) * 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법
US7238575B2 (en) * 2004-03-10 2007-07-03 Promos Technologies, Inc. Fabrication of conductive lines interconnecting conductive gates in nonvolatile memories, and non-volatile memory structures
US7148104B2 (en) * 2004-03-10 2006-12-12 Promos Technologies Inc. Fabrication of conductive lines interconnecting first conductive gates in nonvolatile memories having second conductive gates provided by conductive gate lines, wherein the adjacent conductive gate lines for the adjacent columns are spaced from each other, and non-volatile memory structures
US7229893B2 (en) * 2004-06-23 2007-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device with a high-k gate dielectric
US7332408B2 (en) * 2004-06-28 2008-02-19 Micron Technology, Inc. Isolation trenches for memory devices
JP4947931B2 (ja) 2004-08-12 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置
US7202125B2 (en) * 2004-12-22 2007-04-10 Sandisk Corporation Low-voltage, multiple thin-gate oxide and low-resistance gate electrode
US7238564B2 (en) * 2005-03-10 2007-07-03 Taiwan Semiconductor Manufacturing Company Method of forming a shallow trench isolation structure
JP4718894B2 (ja) * 2005-05-19 2011-07-06 株式会社東芝 半導体装置の製造方法
JP2007049111A (ja) * 2005-07-12 2007-02-22 Toshiba Corp 不揮発性半導体記憶装置
KR100745609B1 (ko) * 2005-09-02 2007-08-02 삼성전자주식회사 비휘발성 메모리 및 그 형성 방법
US7541240B2 (en) 2005-10-18 2009-06-02 Sandisk Corporation Integration process flow for flash devices with low gap fill aspect ratio
US7638835B2 (en) * 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
JP2008016636A (ja) * 2006-07-06 2008-01-24 Nec Electronics Corp 半導体装置およびその製造方法
US7615445B2 (en) * 2006-09-21 2009-11-10 Sandisk Corporation Methods of reducing coupling between floating gates in nonvolatile memory
US20080157225A1 (en) * 2006-12-29 2008-07-03 Suman Datta SRAM and logic transistors with variable height multi-gate transistor architecture
US7696036B2 (en) * 2007-06-14 2010-04-13 International Business Machines Corporation CMOS transistors with differential oxygen content high-k dielectrics
TWI358788B (en) * 2007-07-24 2012-02-21 Nanya Technology Corp Method for forming a shallow trench isolation
KR100980058B1 (ko) * 2008-03-27 2010-09-03 주식회사 하이닉스반도체 메모리 소자의 소자분리 구조 및 형성 방법
US9087725B2 (en) * 2009-12-03 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin height and EPI height setting
US20120056257A1 (en) * 2010-09-02 2012-03-08 Mosys, Inc. Non-Volatile Memory System with Modified Memory Cells
US8629514B2 (en) * 2011-01-18 2014-01-14 Wafertech, Llc Methods and structures for customized STI structures in semiconductor devices
US8703620B2 (en) * 2012-02-07 2014-04-22 GlobalFoundries, Inc. Methods for PFET fabrication using APM solutions
US8664059B2 (en) * 2012-04-26 2014-03-04 International Business Machines Corporation Non-volatile memory device formed by dual floating gate deposit
US20130285134A1 (en) * 2012-04-26 2013-10-31 International Business Machines Corporation Non-volatile memory device formed with etch stop layer in shallow trench isolation region
US9412600B2 (en) * 2014-08-28 2016-08-09 Globalfoundries Inc. Method of forming a semiconductor structure including a ferroelectric material and semiconductor structure including a ferroelectric transistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1741273A (zh) * 2004-08-12 2006-03-01 株式会社瑞萨科技 双浅沟绝缘半导体装置及其制造方法
US20060270181A1 (en) * 2005-05-25 2006-11-30 Micron Technology, Inc. Methods of forming integrated circuit devices
US20070102731A1 (en) * 2005-11-07 2007-05-10 Eiji Sakagami Semiconductor memory device and method of manufacturing the same
CN101145560A (zh) * 2006-09-15 2008-03-19 株式会社东芝 半导体器件及其制造方法
CN103066024A (zh) * 2011-10-18 2013-04-24 爱思开海力士有限公司 制造非易失性存储器件的方法

Also Published As

Publication number Publication date
US20170229339A1 (en) 2017-08-10
US20170053929A1 (en) 2017-02-23
CN107743650B (zh) 2021-07-16
WO2017030636A1 (en) 2017-02-23
EP3304587A1 (en) 2018-04-11
US9934999B2 (en) 2018-04-03
US9673207B2 (en) 2017-06-06

Similar Documents

Publication Publication Date Title
US8546239B2 (en) Methods of fabricating non-volatile memory with air gaps
KR101126834B1 (ko) 반도체 기억 장치 및 그 제조 방법
US8946048B2 (en) Method of fabricating non-volatile memory with flat cell structures and air gap isolation
US8778749B2 (en) Air isolation in high density non-volatile memory
US9123714B2 (en) Metal layer air gap formation
WO2014092943A1 (en) Air gap isolation in non-volatile memory using sacrificial films
CN111373477B (zh) 使用阈值可调整竖直晶体管的内容可寻址存储器及其形成方法
US9548311B2 (en) Non-volatile storage element with suspended charge storage region
TW202213733A (zh) 積體總成及形成積體總成之方法
US20130307044A1 (en) Selective Air Gap Isolation In Non-Volatile Memory
US8741714B2 (en) Support lines to prevent line collapse in arrays
US20170278926A1 (en) Shallow trench isolation trenches and methods for nand memory
CN107743650A (zh) Nand存储器的浅沟槽隔离沟槽及方法
US9711390B2 (en) Shallow trench isolation trenches and methods for NAND memory
US9543139B2 (en) In-situ support structure for line collapse robustness in memory arrays
US9779983B2 (en) Methods for forming air gaps in shallow trench isolation trenches for NAND memory
US8114756B1 (en) Method and manufacture for high voltage gate oxide formation after shallow trench isolation formation
박세환 3-Dimensional NAND flash memory having Tied Bit-line and Ground Select Transistor (TiGer)

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant