CN107683475A - 使用图案化晶片几何测量的过程引发的非对称检测、量化及控制 - Google Patents

使用图案化晶片几何测量的过程引发的非对称检测、量化及控制 Download PDF

Info

Publication number
CN107683475A
CN107683475A CN201680032550.9A CN201680032550A CN107683475A CN 107683475 A CN107683475 A CN 107683475A CN 201680032550 A CN201680032550 A CN 201680032550A CN 107683475 A CN107683475 A CN 107683475A
Authority
CN
China
Prior art keywords
chip
dimensional measurement
symmetric component
screening
distortion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680032550.9A
Other languages
English (en)
Other versions
CN107683475B (zh
Inventor
佩拉迪·悟卡达拉
J·K·辛哈
J(钟)·金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
KLA Corp
Original Assignee
KLA Tencor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by KLA Tencor Corp filed Critical KLA Tencor Corp
Publication of CN107683475A publication Critical patent/CN107683475A/zh
Application granted granted Critical
Publication of CN107683475B publication Critical patent/CN107683475B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605Workpiece metrology
    • G03F7/70616Monitoring the printed patterns
    • G03F7/70633Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/398Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/38Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
    • G03F1/44Testing or measuring features, e.g. grid patterns, focus monitors, sawtooth scales or notched scales
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70491Information management, e.g. software; Active and passive control, e.g. details of controlling exposure processes or exposure tool monitoring processes
    • G03F7/705Modelling or simulating from physical phenomena up to complete wafer processes or whole workflow in wafer productions
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18Manufacturability analysis or optimisation for manufacturability
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

公开使用图案化晶片几何测量来检测、量化及控制过程引发的非对称图征的系统及方法。所述系统可包含几何测量工具,所述几何测量工具经配置以在晶片经历制作过程之前获得晶片的第一组晶片几何测量,且在所述制作过程之后获得所述晶片的第二组晶片几何测量。所述系统还可包含与所述几何测量工具通信的处理器。所述处理器可经配置以:基于所述第一组晶片几何测量及所述第二组晶片几何测量而计算几何变化映图;分析所述几何变化映图以检测由所述制作过程引发到晶片几何形状的非对称成分;及基于在所述晶片几何形状中检测到的所述非对称成分而估计由所述制作过程引发的非对称重叠误差。

Description

使用图案化晶片几何测量的过程引发的非对称检测、量化及 控制
相关申请案的交叉参考
本申请案根据35 U.S.C.§119(e)要求2015年6月22日申请的第62/183,105号美国临时申请案的权利。所述第62/183,105号美国临时申请案的全文以引用方式并入本文。
技术领域
本公开大体上涉及半导体制作的领域,且更特定来说,涉及过程引发的非对称检测、量化及控制技术。
背景技术
薄抛光板(例如硅晶片及类似者)是现代技术的极其重要部分。举例来说,晶片可指在制作集成电路及其它装置中使用的半导体材料的薄切片。薄抛光板的其它实例可包含磁盘衬底、规块及类似者。虽然本文所描述的技术主要指晶片,但应理解,所述技术也可适用于其它类型的抛光板。术语晶片及术语薄抛光板可在本公开中互换使用。
制作半导体装置通常包含使用数个半导体制作过程处理衬底,例如半导体晶片。举例来说,光刻是涉及将图案从光掩模转印到布置在半导体晶片上的抗蚀层的半导体制作过程。半导体制作过程的额外实例包含但不限制于化学机械抛光、蚀刻、沉积及离子植入。
一般来说,针对晶片的平整度及厚度均匀性制定某些要求。然而,在制作期间执行的各种过程步骤可改变沉积在晶片上的薄膜中的应力,且导致可引起显著失真的弹性变形,包含平面内失真(IPD)及/或平面外失真(OPD)。此等失真可导致下游过程中的误差。举例来说,失真可导致光刻图案化或类似者中的重叠误差。
在半导体制作期间还观察到非对称重叠误差图征。在此情况下,非对称被定义为偏离旋转对称的图征。举例来说,如果重叠误差沿晶片的半径变动但重叠误差值在给定半径位置处是相同的(不管晶片上的角度位置),那么重叠图征将被称为完全对称或轴对称。偏离轴对称的重叠误差图征的成分被称为非对称成分/图征。应注意,这些非对称图征中的大部分趋向于不可通过传统及先进光刻扫描仪基的重叠校正策略来校正。可由各种过程工具(例如膜沉积、热退火及类似者)引发这些非对称图征。其中需要用来帮助解决可由此等非对称图征引起的潜在问题的系统及方法。
发明内容
本公开的实施例涉及一种方法。所述方法可包含:在晶片经历制作过程之前获得所述晶片的第一组晶片几何测量;在所述制作过程之后获得所述晶片的第二组晶片几何测量:基于所述第一组晶片几何测量及所述第二组晶片几何测量而计算几何变化映图;分析所述几何变化映图以检测由所述制作过程引发到晶片几何形状的非对称成分;及基于在晶片几何形状中检测到的所述非对称成分而估计由所述制作过程引发的非对称重叠误差。
本公开的进一步实施例也涉及一种方法。所述方法可包含:在晶片经历制作过程之前获得所述晶片的第一组晶片几何测量;在所述制作过程之后获得所述晶片的第二组晶片几何测量;基于所述第一组晶片几何测量及所述第二组晶片几何测量而计算几何变化映图;至少部分基于所述几何变化映图而产生以下项中的至少一个:所述晶片的平面内失真映图及局部形状曲率映图;及至少部分基于以下项中的至少一个而检测过程引发的非对称成分:所述晶片的所述平面内失真映图及所述局部形状曲率映图。
本公开的额外实施例涉及一种系统。所述系统可包含几何测量工具,所述几何测量工具经配置以在晶片经历制作过程之前获得所述晶片的第一组晶片几何测量且在所述制作过程之后获得所述晶片的第二组晶片几何测量。所述系统还可包含与所述几何测量工具通信的处理器。所述处理器可经配置以:基于所述第一组晶片几何测量及所述第二组晶片几何测量而计算几何变化映图;分析所述几何变化映图以检测由所述制作过程引发到晶片几何形状的非对称成分;及基于在晶片几何形状中检测到的所述非对称成分而估计由所述制作过程引发的非对称重叠误差。
应理解,上文一般描述及下文详细描述仅是示范性及解释性的,且未必限制本公开。并入本说明书中且构成本说明书的一部分的附图说明本公开的主题。描述及附图一起用来解释本公开的原理。
附图说明
所属领域的技术人员可通过参考附图更好地理解本公开的众多优点,其中:
图1是描绘制作过程的框图;
图2是描绘用于使用图案化晶片几何测量检测过程引发的非对称图征的方法的实施例的流程图;
图3是描绘用于使用图案化晶片几何测量检测及量化过程引发的非对称图征的方法的实施例的流程图;
图4是描绘利用根据本公开配置的方法获得的非对称检测及量化结果的示范性情况的说明;及
图5是描绘根据本公开配置的过程引发的非对称检测、量化及控制系统的实施例的框图。
具体实施方式
现将详细参考附图中说明的所公开主题。
根据本公开的实施例涉及用来使用图案化晶片几何测量检测、量化及控制过程引发的非对称图征的系统及方法。更明确来说,可利用晶片几何测量来评估过程引发的重叠及应力。通过使用高分辨率(例如,200μm平方像素或更小)及大体上无失真(例如,通过保持晶片垂直而达成)的晶片几何测量,检测过程可经发展以在生产线(如图1中所展示)中检测可疑过程步骤Pn+1是否可能在下游重叠误差中引发非对称图征。检测过程可进一步经配置以量化非对称的程度及其对重叠的影响。应设想,提供以此方式检测及量化非对称图征的能力可允许潜在问题在显露之前(例如,在光刻期间)被捕捉到,且在某些实施方案中,可再优化引起非对称的过程步骤Pn+1,且晶片可再工作,从而导致显著的循环时间及成本节省。
现参考图2,展示描绘用于使用图案化晶片几何测量检测过程引发的非对称图征的方法200的实施例的流程图。根据本公开,可利用晶片几何工具来测量过程步骤(在图1中称为步骤Pn+1)之前(在步骤202中)及之后(在步骤204中)的给定晶片的晶片几何形状。应设想,晶片几何工具可包含能够测量半导体晶片的几何形状的任何晶片几何测量系统。应注意,术语晶片几何形状可包含晶片正面高度、背面高度、厚度变动、平整度及所有后续衍生物,例如形状、形状差异、纳米形貌及类似者。在一些实施例中,来自KLA-Tencor的WaferSight图案化晶片几何形状(PWG)系统可用作晶片几何工具。然而,应理解,在不脱离本公开的精神及范围的情况下,还可利用其它类型的晶片几何测量工具。
一旦已在步骤202及204中获得晶片的几何测量,步骤206就可计算两组测量之间的差异。结果可被称为几何变化(或形状变化)映图,接着可进一步分析所述结果以获得额外信息。举例来说,采用形状变化映图的第一衍生物(如步骤208所展示)可提供关于表面斜率变化(例如,沿x及y方向)的信息。随后,在步骤210中可基于表面斜率变化而利用例如在以下专利申请案中所描述的技术来计算平面内失真(IPD):2012年5月21日申请的标题为“使用晶片几何度量的重叠及半导体过程控制(Overlay and Semiconductor ProcessControl Using a Wafer Geometry Metric)”的第13/476,328号美国专利申请案,所述专利申请案的全文以引用方式并入本文中。应理解,在不脱离本公开的精神及范围的情况下,还可利用其它高阶形状基模型来计算IPD。
一旦计算IPD,就可在步骤212中通过分析IPD映图内的对称而估计非对称。应设想,可通过拟合多项式(例如泽尔尼克(Zernike)多项式或类似者)与IPD映图且将轴对称成分设置为零(即,使轴对称成分无效,此是将在下文更详细描述的过程)而执行此对称分析。替代地及/或另外,还可通过拟合多项式与IPD映图以获得较高阶残余且将某些较低阶项设置为零而执行对称分析。在任一方法中,对称分析的最终结果是经筛选的IPD映图,其可指示关于IPD映图的非对称信息。接着,可基于此经筛选的IPD映图(还可被称为IPD基非对称映图)而评估及报告/视觉化非对称的影响。
应理解,虽然图2描绘形状斜率变化残余基的IPD计算过程,但此计算过程仅是示范的且并非意指限制性。应设想,在不脱离本公开的精神及范围的情况下,可利用其它IPD计算技术来计算IPD,例如在以下文献中所描述的有限元件模型化基IPD(FE-IPD):2014年《Proceedings of SPIE》第9050卷第905013页Kevin Turner等人著作的“通过高分辨率晶片几何测量监测过程引发的重叠误差(Monitoring Process-Induced Overlay Errorsthrough High-Resolution Wafer Geometry Measurements)”(其全文以引用方式并入本文中),以及本文未明确提及的其它IPD计算技术。
应注意,虽然对IPD映图执行对称分析可提供极其有用的预测,即过程步骤是否将潜在地引发非对称,但单独使用IPD映图可能无法提供足够信息来准确地量化非对称的程度及其对重叠的影响。在某些实施方案中,因此IPD度量及局部形状曲率(LSC)度量的组合可一起用来帮助量化非对称的程度及其重叠影响。
LSC度量是可用作过程引发的应力的预测子的形状曲率变化度量,如在以下文献中所描述:2013年《Journal of Vacuum Science&Technology B(JVST B)》31,051205,J.Gong等人著作的“从高分辨率晶片几何测量确定局部残余应力(Determining LocalResidual Stresses from High Resolution Wafer Geometry Measurements)”(其全文以引用方式并入本文中)。图3是描绘用于获得此形状曲率变化度量的方法300的实施例的流程图。
更明确来说,可利用晶片几何工具来测量过程步骤之前(在步骤302中)及之后(在步骤304中)的给定晶片的晶片几何形状。一旦已在步骤302及304中获得晶片的几何测量,步骤306就可计算两组测量之间的差异。结果可被称为形状变化映图,且采用形状变化映图的第二衍生物可提供关于局部形状曲率(LSC)变化的信息,此导致如步骤308中展示的LSC映图。
应设想,可通过对LSC映图执行对称分析而估计非对称。举例来说,在步骤310中,可使例如泽尔尼克多项式或类似者的多项式与LSC映图拟合。在步骤312中,可使在拟合过程之后获得的轴对称成分(例如,Z0 2、Z0 4、……)与非轴对称成分分离。其中移除轴对称成分的LSC映图可被称为LSC基非对称映图,其可在步骤314中进一步经处理以量化非对称成分。
在某些实施方案中,可基于“非对称因子”而量化非对称成分。非对称因子可被定义为相对于整体多项式拟合的非轴对称成分的权重。换句话来说,非对称因子可有助于界定由给定过程步骤或一组过程步骤引发的非对称的程度。
然而,应注意,知道非对称因子本身可能不足以准确地量化非对称对重叠的影响。举例来说,如果存在高频场内成分,那么此等成分有时可主导且隐藏通常被定义为晶片级(较低阶)变动的非对称。因此,可结合非对称因子使用高频因子以估计非对称对重叠的影响,且如果高频因子太大(大于预界定阈值),那么接着可较少地加权非对称因子。另一方面,如果高频因子是小的,那么接着可标称地加权非对称因子。高频因子可被定义为不能够由多项式拟合捕捉的残余。
在某些实施方案中,IPD可用作高频因子,其可结合非对称因子使用以确认非对称对下游过程(例如,重叠误差)的影响。举例来说,非对称因子可乘以IPD的量值(例如,3个标准偏差或3σ)以估计非对称对重叠的影响。在此情况下,晶片可具有高程度非对称,但如果IPD的量值是低的,那么非对称的重叠影响可为小的。另一方面,晶片可具有低程度非对称,但如果IPD的量值是高的,那么非对称的影响可为显著的。
应理解,虽然IPD可用作高频因子,但将IPD用作高频因子并非意指限制性。应设想,在不脱离本公开的精神及范围的情况下,可结合非对称因子使用其它晶片几何测量(例如形状、形状斜率、纳米形貌及类似者)以确定非对称对下游过程的影响,只要所述测量如以上描述般经适当筛选以移除轴对称及低频成分。
图4是描绘所获得的非对称检测及量化结果的示范性情况的说明。如图4中所展示,可根据本公开处理LSC映图402以获得对应非对称映图连同对应非对称因子404。接着可结合IPD信息使用所获得的非对称映图连同非对称因子404以产生指示非对称对重叠的影响的映图406。应设想,可向用户(例如,过程工程师或类似者)呈现映图406以帮助用户视觉化观察到的非对称图征。
另外及/或替代地,映图406可用作过程控制参数,其可经前馈或经后馈以促进重叠误差校正、根本原因分析以及过程控制优化。举例来说,已在以下专利申请案中描述使用晶片几何形状进行晶片分组的过程:2014年3月20日申请的标题为“对重叠误差、根本原因分析及过程控制的前馈及后馈校正的统计重叠误差预测(Statistical Overlay ErrorPrediction for Feed Forward and Feedback Correction of Overlay Errors,RootCause Analysis and Process Control)”的第14/220,665号美国专利申请案,所述专利申请案的全文以引用方式并入本文中。应设想,替代(或除了)使用晶片几何形状来将晶片分类成不同晶片群组,还可利用非对称映图来促进分类过程。应设想,基于非对称映图的分组可帮助改进分组的准确度,继而可帮助改进重叠误差校正、根本原因分析以及过程控制优化。
图5是描绘经配置以使用图案化晶片几何测量检测、量化及控制过程引发的非对称图征的检测系统500的框图。检测系统500可包含经配置以测量给定晶片504的晶片几何形状的晶片几何工具502。检测系统500还可包含与晶片几何工具502通信的处理器506。处理器506可经配置以实施前文所描述的各种分析方法。应设想,处理器506可实施为单独处理装置或晶片几何工具502的嵌入式/整合式组件。还应设想,处理器506可将其输出提供到各种过程工具508以促进如上文所描述的重叠误差校正、根本原因分析以及过程控制优化。
应设想,可在各种应用中明白由根据本公开的系统及方法提供的优点。应注意,可在任何给定过程步骤处执行非对称的检测及量化两者,且可仅基于晶片几何形状而执行估计而无需任何重叠数据。还应注意,与使用真空吸盘且具有低得多的可用空间采样的常规光刻扫描仪相比,在高空间分辨率设置处获得的大体上无失真无吸盘的晶片几何测量可改进非对称估计的准确度。
应设想,上文以上一些实例涉及某些特定过程工具,但根据本公开的系统及方法可适用于其它类型的过程工具,此在不脱离本公开的精神及范围的情况下还可受益于分辨率增强测量。另外,应设想,在本公开中使用的术语晶片可包含在制作集成电路及其它装置中使用的半导体材料的薄切片以及其它薄抛光板,例如磁盘衬底、规块及类似者。
可在各种晶片几何测量工具中通过单个生产装置及/或通过多个生产装置将所公开方法实施为由一或多个处理器执行的指令集。此外,应理解,所公开方法中的步骤的特定顺序或阶层是示范性方法的实例。基于设计偏好,应理解,可重新布置所述方法中的步骤的特定顺序或阶层同时仍保持在本公开的范围及精神内。所附方法要求以采样顺序呈现各种步骤的元件,且未必意指限于所呈现的特定顺序或阶层。
据信,通过前文描述将理解本公开的系统及方法与其诸多伴随优点,且将明白,可在不脱离所公开主题的情况下或在不牺牲其所有重要优点的情况下可对组件的形式、构造及布置作出各种改变。所描述形式仅是解释性的。

Claims (25)

1.一种方法,其包括:
在晶片经历制作过程之前,获得所述晶片的第一组晶片几何测量;
在所述制作过程之后,获得所述晶片的第二组晶片几何测量:
基于所述第一组晶片几何测量及所述第二组晶片几何测量而计算几何变化映图;
分析所述几何变化映图以检测由所述制作过程引发到晶片几何形状的非对称成分;及
基于在晶片几何形状中检测到的所述非对称成分而估计由所述制作过程引发的非对称重叠误差。
2.根据权利要求1所述的方法,其中所述分析步骤进一步包括:
至少部分基于所述几何变化映图而计算所述晶片的平面内失真;
通过从所述晶片的所述平面内失真移除对称成分而产生经筛选的平面内失真映图;及
至少部分基于所述经筛选的平面内失真映图而检测所述非对称成分。
3.根据权利要求2所述的方法,其进一步包括:
基于所述第一组晶片几何测量及所述第二组晶片几何测量而产生局部形状曲率映图;及
至少部分基于所述局部形状曲率映图而检测所述非对称成分。
4.根据权利要求3所述的方法,其中所述检测所述非对称成分进一步包括:
通过从所述局部形状曲率映图移除对称成分而产生经筛选的局部形状曲率映图;
至少部分基于所述经筛选的局部形状曲率映图而检测所述非对称成分。
5.根据权利要求4所述的方法,其进一步包括:
量化所述非对称成分对重叠的影响。
6.根据权利要求5所述的方法,其中所述量化步骤进一步包括:
基于在所述局部形状曲率映图内所含有的非对称成分的权重而确定非对称因子;
确定所述晶片的所述平面内失真的量值;及
基于所述非对称因子及所述晶片的所述平面内失真的所述量值的乘积而量化所述非对称成分对重叠的所述影响。
7.根据权利要求6所述的方法,其进一步包括:
基于以下项中的至少一个而将所述晶片分类成多个晶片群组中的一个:所述经筛选的平面内失真映图、所述经筛选的局部形状曲率映图及所述非对称成分对重叠的所述影响。
8.根据权利要求6所述的方法,其进一步包括:
在用于控制执行所述制作过程的制作过程工具的反馈控制中报告以下项中的至少一个:所述经筛选的平面内失真映图、所述经筛选的局部形状曲率映图及所述非对称成分对重叠的所述影响。
9.根据权利要求6所述的方法,其进一步包括:
在用于控制后续制作过程工具的前馈控制中报告以下项中的至少一个:所述经筛选的平面内失真映图、所述经筛选的局部形状曲率映图及所述非对称成分对重叠的所述影响。
10.一种方法,其包括:
在晶片经历制作过程之前,获得所述晶片的第一组晶片几何测量;
在所述制作过程之后,获得所述晶片的第二组晶片几何测量:
基于所述第一组晶片几何测量及所述第二组晶片几何测量而计算几何变化映图;
至少部分基于所述几何变化映图而产生以下项中的至少一个:所述晶片的平面内失真映图及局部形状曲率映图;及
至少部分基于以下项中的至少一个而检测过程引发的非对称成分:所述晶片的所述平面内失真映图及所述局部形状曲率映图。
11.根据权利要求10所述的方法,其中所述检测所述过程引发的非对称成分进一步包括:
通过从所述局部形状曲率映图移除对称成分而产生经筛选的局部形状曲率映图;
至少部分基于所述经筛选的局部形状曲率映图而检测所述过程引发的非对称成分。
12.根据权利要求11所述的方法,其进一步包括:
量化所述过程引发的非对称成分对重叠的影响。
13.根据权利要求12所述的方法,其中所述量化所述过程引发的非对称成分对重叠的所述影响进一步包括:
基于在所述局部形状曲率映图内所含有的非对称成分的权重而确定非对称因子;
基于所述第一组晶片几何测量及所述第二组晶片几何测量而确定高频因子;及
基于所述非对称因子及所述高频因子的乘积而量化所述过程引发的非对称成分对重叠的所述影响。
14.根据权利要求13所述的方法,其中所述高频因子包含所述晶片的所述平面内失真的量值。
15.根据权利要求12所述的方法,其进一步包括:
在用于控制执行所述制作过程的制作过程工具的反馈控制中报告所述过程引发的非对称成分对重叠的所述影响。
16.根据权利要求12所述的方法,其进一步包括:
在用于控制后续制作过程工具的前馈控制中报告所述过程引发的非对称成分对重叠的所述影响。
17.一种系统,其包括:
几何测量工具,其经配置以在晶片经历制作过程之前获得所述晶片的第一组晶片
几何测量且在所述制作过程之后获得所述晶片的第二组晶片几何测量;及
处理器,其与所述几何测量工具通信,所述处理器经配置以:
基于所述第一组晶片几何测量及所述第二组晶片几何测量而计算几何变化映图;
分析所述几何变化映图以检测由所述制作过程引发到晶片几何形状的非对称成分;及
基于在晶片几何形状中检测到的所述非对称成分而估计由所述制作过程引发的非对称重叠误差。
18.根据权利要求17所述的系统,其中所述处理器进一步经配置以:
至少部分基于所述几何变化映图而计算所述晶片的平面内失真;
通过从所述晶片的所述平面内失真移除对称成分而产生经筛选的平面内失真映图;及
至少部分基于所述经筛选的平面内失真映图而检测所述非对称成分。
19.根据权利要求18所述的系统,其中所述处理器进一步经配置以:
基于所述第一组晶片几何测量及所述第二组晶片几何测量而产生局部形状曲率映图;及
至少部分基于所述局部形状曲率映图而检测所述非对称成分。
20.根据权利要求19所述的系统,其中所述处理器进一步经配置以:
通过从所述局部形状曲率映图移除对称成分而产生经筛选的局部形状曲率映图;
至少部分基于所述经筛选的局部形状曲率映图而检测所述非对称成分。
21.根据权利要求20所述的系统,其中所述处理器进一步经配置以:
量化所述非对称成分对重叠的影响。
22.根据权利要求21所述的系统,其中所述处理器进一步经配置以:
基于在所述局部形状曲率映图内所含有的非对称成分的权重而确定非对称因子;
确定所述晶片的所述平面内失真的量值;及
基于所述非对称因子及所述晶片的所述平面内失真的所述量值的乘积而量化所述非对称成分对重叠的所述影响。
23.根据权利要求22所述的系统,其中所述处理器进一步经配置以:
基于以下项中的至少一个将所述晶片分类成多个晶片群组中的一个:所述经筛选的平面内失真映图、所述经筛选的局部形状曲率映图及所述非对称成分对重叠的所述影响。
24.根据权利要求22所述的系统,其中所述处理器进一步经配置以:
在用来控制执行所述制作过程的制作过程工具的反馈控制中报告以下项中的至少一个:所述经筛选的平面内失真映图、所述经筛选的局部形状曲率映图及所述非对称成分对重叠的所述影响。
25.根据权利要求22所述的系统,其中所述处理器进一步经配置以:
在用来控制后续制作过程工具的前馈控制中,报告以下项中的至少一个:所述经筛选的平面内失真映图、所述经筛选的局部形状曲率映图及所述非对称成分对重叠的所述影响。
CN201680032550.9A 2015-06-22 2016-06-08 使用图案化晶片几何测量的过程引发的非对称检测、量化及控制 Active CN107683475B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201562183105P 2015-06-22 2015-06-22
US62/183,105 2015-06-22
US14/867,226 US9779202B2 (en) 2015-06-22 2015-09-28 Process-induced asymmetry detection, quantification, and control using patterned wafer geometry measurements
US14/867,226 2015-09-28
PCT/US2016/036460 WO2016209625A1 (en) 2015-06-22 2016-06-08 Process-induced asymmetry detection, quantification, and control using patterned wafer geometry measurements

Publications (2)

Publication Number Publication Date
CN107683475A true CN107683475A (zh) 2018-02-09
CN107683475B CN107683475B (zh) 2019-05-21

Family

ID=57586073

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680032550.9A Active CN107683475B (zh) 2015-06-22 2016-06-08 使用图案化晶片几何测量的过程引发的非对称检测、量化及控制

Country Status (7)

Country Link
US (1) US9779202B2 (zh)
JP (1) JP6785802B2 (zh)
KR (1) KR102356946B1 (zh)
CN (1) CN107683475B (zh)
DE (1) DE112016002803T5 (zh)
TW (1) TWI697971B (zh)
WO (1) WO2016209625A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170199511A1 (en) * 2016-01-12 2017-07-13 Globalfoundries Inc. Signal detection metholodogy for fabrication control
JP7164289B2 (ja) * 2016-09-05 2022-11-01 東京エレクトロン株式会社 半導体プロセッシング中のオーバレイを制御するための湾曲を制御する応力の位置特定チューニング
EP3441819A1 (en) * 2017-08-07 2019-02-13 ASML Netherlands B.V. Computational metrology
CN110998449B (zh) 2017-08-07 2022-03-01 Asml荷兰有限公司 计算量测
US11282695B2 (en) 2017-09-26 2022-03-22 Samsung Electronics Co., Ltd. Systems and methods for wafer map analysis
US11635698B2 (en) 2018-01-24 2023-04-25 Asml Netherlands B.V. Computational metrology based sampling scheme
US10585049B2 (en) * 2018-03-10 2020-03-10 Kla-Tencor Corporation Process-induced excursion characterization
US11454949B2 (en) * 2018-03-28 2022-09-27 Kla Corporation Auto-correlation of wafer characterization data and generation of composite wafer metrics during semiconductor device fabrication
US11164768B2 (en) 2018-04-27 2021-11-02 Kla Corporation Process-induced displacement characterization during semiconductor production
JP7012156B2 (ja) * 2018-06-21 2022-01-27 東京エレクトロン株式会社 基板の欠陥検査方法、記憶媒体及び基板の欠陥検査装置
CN112585540A (zh) * 2018-08-22 2021-03-30 Asml荷兰有限公司 量测设备
US11393118B2 (en) 2019-06-18 2022-07-19 Kla Corporation Metrics for asymmetric wafer shape characterization
US11637043B2 (en) * 2020-11-03 2023-04-25 Applied Materials, Inc. Analyzing in-plane distortion
FI20215699A1 (en) * 2021-06-15 2022-12-16 Elisa Oyj Monitoring and controlling the semiconductor manufacturing process

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1898788A (zh) * 2003-12-24 2007-01-17 兰姆研究公司 用于使用结合或独立的度量改进晶片一致性的工艺控制
CN101859695A (zh) * 2009-04-01 2010-10-13 台湾积体电路制造股份有限公司 由半导体晶片制造集成电路的装置和方法
CN101939833A (zh) * 2007-08-31 2011-01-05 恪纳腾公司 用于跨晶片区域预测半导体参数的装置和方法
CN102027418A (zh) * 2008-05-15 2011-04-20 意法半导体(鲁塞)有限公司 通过opc模型空间中的局部化监视结构进行集成电路制造的实时监视的方法
US20140107998A1 (en) * 2012-10-11 2014-04-17 Kla-Tencor Corporation System and Method to Emulate Finite Element Model Based Prediction of In-Plane Distortions Due to Semiconductor Wafer Chucking

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6077756A (en) * 1998-04-24 2000-06-20 Vanguard International Semiconductor Overlay target pattern and algorithm for layer-to-layer overlay metrology for semiconductor processing
US6819426B2 (en) * 2001-02-12 2004-11-16 Therma-Wave, Inc. Overlay alignment metrology using diffraction gratings
TW530336B (en) * 2001-08-21 2003-05-01 Asml Masktools Bv Lithographic method and lithographic apparatus
US7061627B2 (en) * 2002-03-13 2006-06-13 Therma-Wave, Inc. Optical scatterometry of asymmetric lines and structures
US7111256B2 (en) * 2002-06-05 2006-09-19 Kla-Tencor Technologies Corporation Use of overlay diagnostics for enhanced automatic process control
US6928628B2 (en) * 2002-06-05 2005-08-09 Kla-Tencor Technologies Corporation Use of overlay diagnostics for enhanced automatic process control
US6838217B1 (en) * 2002-06-06 2005-01-04 Taiwan Semiconductor Manufacturing Company Define overlay dummy pattern in mark shielding region to reduce wafer scale error caused by metal deposition
TWI251722B (en) * 2002-09-20 2006-03-21 Asml Netherlands Bv Device inspection
JP2005175329A (ja) * 2003-12-15 2005-06-30 Canon Inc 研磨方法及び装置
US7418353B2 (en) 2004-10-12 2008-08-26 Wisconsin Alumni Research Foundation Determining film stress from substrate shape using finite element procedures
WO2006093722A2 (en) 2005-02-25 2006-09-08 Accent Optical Technologies, Inc. Methods and systems for determining overlay error based on target image symmetry
WO2007086511A1 (ja) * 2006-01-30 2007-08-02 Nikon Corporation 処理条件決定方法及び装置、表示方法及び装置、処理装置、測定装置及び露光装置、基板処理システム、並びにプログラム及び情報記録媒体
JP5077770B2 (ja) * 2006-03-07 2012-11-21 株式会社ニコン デバイス製造方法、デバイス製造システム及び測定検査装置
US7656518B2 (en) * 2007-03-30 2010-02-02 Asml Netherlands B.V. Method of measuring asymmetry in a scatterometer, a method of measuring an overlay error in a substrate and a metrology apparatus
WO2008151083A1 (en) * 2007-05-30 2008-12-11 Kla-Tencor Corporation Feedforward/feedback litho process control of stress and overlay
DE102007046850B4 (de) * 2007-09-29 2014-05-22 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zum Bestimmen einer Überlagerungsgenauigkeit
JP5391333B2 (ja) * 2009-06-17 2014-01-15 エーエスエムエル ネザーランズ ビー.ブイ. オーバレイ測定方法、リソグラフィ装置、検査装置、処理装置、及びリソグラフィ処理セル
US8525993B2 (en) * 2009-10-07 2013-09-03 Nanometrics Incorporated Scatterometry measurement of asymmetric structures
NL2005459A (en) * 2009-12-08 2011-06-09 Asml Netherlands Bv Inspection method and apparatus, and corresponding lithographic apparatus.
JP6008851B2 (ja) * 2010-07-19 2016-10-19 エーエスエムエル ネザーランズ ビー.ブイ. オーバレイ誤差を決定する方法及び装置
NL2007425A (en) * 2010-11-12 2012-05-15 Asml Netherlands Bv Metrology method and apparatus, and device manufacturing method.
KR101492205B1 (ko) * 2010-11-12 2015-02-10 에이에스엠엘 네델란즈 비.브이. 메트롤로지 방법 및 장치, 리소그래피 시스템, 및 디바이스 제조 방법
US9354526B2 (en) * 2011-10-11 2016-05-31 Kla-Tencor Corporation Overlay and semiconductor process control using a wafer geometry metric
US9512397B2 (en) * 2012-03-21 2016-12-06 Shengyuan Yang Micro and nano scale structures disposed in a material so as to present micrometer and nanometer scale curvature and stiffness patterns for use in cell and tissue culturing and in other surface and interface applications
NL2010717A (en) * 2012-05-21 2013-11-25 Asml Netherlands Bv Determining a structural parameter and correcting an asymmetry property.
NL2010691A (en) * 2012-05-29 2013-12-02 Asml Netherlands Bv A method to determine the usefulness of alignment marks to correct overlay, and a combination of a lithographic apparatus and an overlay measurement system.
US8998678B2 (en) * 2012-10-29 2015-04-07 Wayne O. Duescher Spider arm driven flexible chamber abrading workholder
US10401279B2 (en) 2013-10-29 2019-09-03 Kla-Tencor Corporation Process-induced distortion prediction and feedforward and feedback correction of overlay errors
US9087176B1 (en) 2014-03-06 2015-07-21 Kla-Tencor Corporation Statistical overlay error prediction for feed forward and feedback correction of overlay errors, root cause analysis and process control
KR102025214B1 (ko) * 2015-02-04 2019-09-25 에이에스엠엘 네델란즈 비.브이. 계측 방법 및 장치, 컴퓨터 프로그램 및 리소그래피 시스템

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1898788A (zh) * 2003-12-24 2007-01-17 兰姆研究公司 用于使用结合或独立的度量改进晶片一致性的工艺控制
CN101939833A (zh) * 2007-08-31 2011-01-05 恪纳腾公司 用于跨晶片区域预测半导体参数的装置和方法
CN102027418A (zh) * 2008-05-15 2011-04-20 意法半导体(鲁塞)有限公司 通过opc模型空间中的局部化监视结构进行集成电路制造的实时监视的方法
CN101859695A (zh) * 2009-04-01 2010-10-13 台湾积体电路制造股份有限公司 由半导体晶片制造集成电路的装置和方法
US20140107998A1 (en) * 2012-10-11 2014-04-17 Kla-Tencor Corporation System and Method to Emulate Finite Element Model Based Prediction of In-Plane Distortions Due to Semiconductor Wafer Chucking

Also Published As

Publication number Publication date
KR20180011357A (ko) 2018-01-31
JP6785802B2 (ja) 2020-11-18
TW201712771A (zh) 2017-04-01
TWI697971B (zh) 2020-07-01
US9779202B2 (en) 2017-10-03
KR102356946B1 (ko) 2022-01-27
US20160371423A1 (en) 2016-12-22
JP2018524811A (ja) 2018-08-30
CN107683475B (zh) 2019-05-21
DE112016002803T5 (de) 2018-03-29
WO2016209625A1 (en) 2016-12-29

Similar Documents

Publication Publication Date Title
CN107683475B (zh) 使用图案化晶片几何测量的过程引发的非对称检测、量化及控制
US8768665B2 (en) Site based quantification of substrate topography and its relation to lithography defocus and overlay
TWI573215B (zh) 模擬由於半導體晶圓固持之平面內失真之基於有限元素模型的預測之系統及方法
TWI632627B (zh) 程序引入失真之預測以及疊對誤差之前饋及反饋校正
TWI532112B (zh) 使用一晶圓幾何度量之疊對及半導體製程控制
TWI552245B (zh) 結合晶圓實體測量結果與數位模擬資料以改善半導體元件之製程的方法
US6791679B2 (en) Adaptive correlation of pattern resist structures using optical metrology
CN105573048B (zh) 一种光学临近修正模型的优化方法
JP2017535059A (ja) 表面形状由来のオーバーレイの分解分析および分解分析を用いたオーバーレイ制御の向上
KR20170091721A (ko) 간섭측정을 이용한 웨이퍼 내의 임계 치수 문제 및 패턴 결함의 예측 및 제어
KR101856912B1 (ko) 포토마스크의 제조 방법, 묘화 장치, 포토마스크의 검사 방법, 포토마스크의 검사 장치 및 표시 장치의 제조 방법
TWI392987B (zh) 由半導體晶圓製造積體電路的裝置和方法
Graitzer et al. Correcting image placement errors using registration control (RegC) technology
TW201732995A (zh) 重疊方差穩定方法及系統
CN106597811B (zh) 用于监测光刻机成像平面异常的方法
EP3748669A1 (en) Predictive modeling based focus error prediction
US20170178934A1 (en) Adaptive Alignment Methods and Systems
Torres et al. Unified process-aware system for circuit layout verification
Ishimoto et al. Study on practical application to pattern top resist loss measurement by CD-SEM for high NA immersion lithography
Muller et al. ART structures: a wafer targeting system that relaxes the mean-to-target reticle specification
JP2004022848A (ja) 半導体デバイスの製造システムおよび製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant