KR20180011357A - 패턴화된 웨이퍼 기하학적 형상 측정을 사용한 프로세스 유도 비대칭 검출, 정량화, 및 제어 - Google Patents

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Abstract

패턴화된 웨이퍼 기하학적 형상 측정치를 사용하여 프로세스 유도 비대칭 시그니쳐를 검출, 정량화 및 제어하기 위한 시스템 및 방법이 개시된다. 상기 시스템은, 웨이퍼가 제조 프로세스를 거치기 이전에 웨이퍼의 웨이퍼 기하학적 형상 측정치의 제1 세트를 획득하도록 그리고 제조 프로세스 이후에 웨이퍼의 웨이퍼 기하학적 형상 측정치의 제2 세트를 획득하도록 구성되는 기하학적 형상 측정 툴(geometry measurement tool)을 포함할 수도 있다. 시스템은 또한 기하학적 형상 측정 툴과 통신하는 프로세서를 포함할 수도 있다. 프로세서는: 웨이퍼 기하학적 형상 측정치의 제1 세트 및 웨이퍼 기하학적 형상 측정치의 제2 세트에 기초하여 기하학적 형상 변화 맵을 계산하도록; 제조 프로세스에 의해 웨이퍼 기하학적 형상에 대해 유도되는 비대칭 성분을 검출하기 위해 형상 변화 맵을 분석하도록; 웨이퍼 기하학적 형상에서 검출되는 비대칭 성분에 기초하여 제조 프로세스에 의해 유도되는 비대칭 오버레이 에러를 추정하도록 구성될 수도 있다.

Description

패턴화된 웨이퍼 기하학적 형상 측정을 사용한 프로세스 유도 비대칭 검출, 정량화, 및 제어
관련 출원에 대한 교차 참조
본 출원은 2015년 6월 22일자로 출원된 미국 가출원 제62/183,105호의 35 U.S.C. §119(e) 하에서의 이익을 주장한다. 상기 미국 가출원 제62/183,105호는 그 전체가 참조에 의해 본원에 통합된다.
기술 분야
본 개시는, 일반적으로, 반도체 제조의 분야에 관한 것으로, 특히, 프로세스 유도 비대칭 검출, 정량화, 및 제어 기술에 관한 것이다.
실리콘 웨이퍼 및 등등과 같은 얇은 연마된 플레이트는 현대 기술의 매우 중요한 부품이다. 예를 들면, 웨이퍼는 집적 회로 및 다른 디바이스의 제조에서 사용되는 반도체 재료의 얇은 슬라이스를 지칭할 수도 있다. 얇은 연마된 플레이트의 다른 예는 자기 디스크 기판, 게이지 블록 및 등등을 포함할 수도 있다. 본원에서 설명되는 기술이 주로 웨이퍼를 언급하지만, 그 기술은 다른 타입의 연마된 플레이트에도 또한 적용 가능하다는 것이 이해되어야 한다. 용어 웨이퍼 및 용어 얇은 연마된 플레이트는, 본 개시에서 상호 교환적으로 사용될 수도 있다.
반도체 디바이스를 제조하는 것은 통상적으로, 다수의 반도체 제조 프로세스를 사용하여 반도체 웨이퍼와 같은 기판을 프로세싱하는 것을 포함한다. 예를 들면, 리소그래피는, 레티클로부터의 패턴을 반도체 웨이퍼 상에 배열되는 레지스트로 전사하는 것을 수반하는 반도체 제조 프로세스이다. 반도체 제조 프로세스의 추가적인 예는, 화학적 기계적 연마, 에칭, 퇴적(deposition), 및 이온 주입을 포함하지만, 그러나 이들로 제한되는 것은 아니다.
일반적으로, 웨이퍼의 평탄도 및 두께 균일성에 대한 소정 요건이 확립되어 있다. 그러나, 제조 동안 수행되는 다양한 프로세스 단계는 웨이퍼 상에 퇴적되는 박막의 응력을 변경시킬 수도 있고, 평면 내 왜곡(in-plane distortion; IPD) 및/또는 평면 외 왜곡(out-plane distortion; OPD)을 비롯한, 심각한 왜곡을 야기할 수 있는 탄성 변형을 초래할 수도 있다. 이러한 왜곡은 하류 프로세스(downstream process)에서 에러로 이어질 수도 있다. 예를 들면, 왜곡은 리소그래피 패턴화 또는 등등에서 오버레이 에러로 이어질 수도 있다.
반도체 제조 동안 비대칭 오버레이 에러 시그니쳐가 또한 관찰되었다. 이 경우 비대칭성은 회전 대칭으로부터 벗어나는 시그니쳐로서 정의된다. 예를 들면, 오버레이 에러가 웨이퍼의 반경을 따라 변화하지만 주어진 반경 위치에서 오버레이 에러의 값이 웨이퍼 상의 각도 위치에 관계없이 동일하다면, 오버레이 시그니쳐는 완전히 대칭적인 것으로 또는 축 대칭인 것으로 말해진다. 축 대칭에서 벗어나는 오버레이 에러 시그니쳐의 성분은 비대칭 성분/시그니쳐인 것으로 말해진다. 이들 비대칭 시그니쳐의 대다수는, 전통적인 고급 리소그래피 스캐너 기반의 오버레이 교정 전략에 의해 수정될 가능성이 없다는 것을 유의한다. 이들 비대칭 시그니쳐는, 막 퇴적, 열 어닐링(thermal annealing) 및 등등과 같은 다양한 프로세스 툴에 의해 유도될 수도 있다. 거기에 비대칭 시그니쳐로 인해 야기될 수도 있는 잠재적 문제를 해결하는 데 도움이 되는 시스템 및 방법에 대한 필요성이 있다.
본 개시의 한 실시형태는 방법에 관한 것이다. 그 방법은: 웨이퍼가 제조 프로세스를 거치기 이전에 웨이퍼의 웨이퍼 기하학적 형상 측정치(wafer geometry measurement)의 제1 세트를 획득하는 것; 제조 프로세스 이후 웨이퍼의 웨이퍼 기하학적 형상 측정치의 제2 세트를 획득하는 것; 웨이퍼 기하학적 형상 측정치의 제1 세트 및 웨이퍼 기하학적 형상 측정치의 제2 세트에 기초하여 기하학적 형상 변화 맵(geometry-change map)을 계산하는 것; 제조 프로세스에 의해 웨이퍼 기하학적 형상에 대해 유도되는 비대칭 성분을 검출하기 위해 기하학적 형상 변화 맵을 분석하는 것; 및 웨이퍼 기하학적 형상에서 검출되는 비대칭 성분에 기초하여 제조 프로세스에 의해 유도되는 비대칭 오버레이 에러를 추정하는 것을 포함할 수도 있다.
본 개시의 추가 실시형태도 또한 방법에 관한 것이다. 그 방법은: 웨이퍼가 제조 프로세스를 거치기 이전에 웨이퍼의 웨이퍼 기하학적 형상 측정치의 제1 세트를 획득하는 것; 제조 프로세스 이후 웨이퍼의 웨이퍼 기하학적 형상 측정치의 제2 세트를 획득하는 것; 웨이퍼 기하학적 형상 측정치의 제1 세트 및 웨이퍼 기하학적 형상 측정치의 제2 세트에 기초하여 기하학적 형상 변화 맵을 계산하는 것; 기하학적 형상 변화 맵에 적어도 부분적으로 기초하여 웨이퍼의 평면 내 왜곡 맵 및 국소 형상 곡률 맵(local shape curvature map) 중 적어도 하나를 생성하는 것; 및 웨이퍼의 평면 내 왜곡 맵 및 국소 형상 곡률 맵 중 적어도 하나에 적어도 부분적으로 기초하여 프로세스 유도 비대칭 성분을 검출하는 것을 포함할 수도 있다.
본 개시의 추가적인 실시형태는 시스템에 관한 것이다. 상기 시스템은, 웨이퍼가 제조 프로세스를 거치기 이전에 웨이퍼의 웨이퍼 기하학적 형상 측정치의 제1 세트를 획득하도록 그리고 제조 프로세스 이후에 웨이퍼의 웨이퍼 기하학적 형상 측정치의 제2 세트를 획득하도록 구성되는 기하학적 형상 측정 툴(geometry measurement tool)을 포함할 수도 있다. 시스템은 또한 기하학적 형상 측정 툴과 통신하는 프로세서를 포함할 수도 있다. 프로세서는: 웨이퍼 기하학적 형상 측정치의 제1 세트 및 웨이퍼 기하학적 형상 측정치의 제2 세트에 기초하여 기하학적 형상 변화 맵을 계산하도록; 제조 프로세스에 의해 웨이퍼 기하학적 형상에 대해 유도되는 비대칭 성분을 검출하기 위해 형상 변화 맵을 분석하도록; 웨이퍼 기하학적 형상에서 검출되는 비대칭 성분에 기초하여 제조 프로세스에 의해 유도되는 비대칭 오버레이 에러를 추정하도록 구성될 수도 있다.
상기의 일반적인 설명 및 하기의 상세한 설명 둘 다는 예시적인 것이고 단지 설명을 위한 것이며 본 개시를 반드시 제한하는 것은 아니다는 것이 이해되어야 한다. 본 명세서의 일부에 통합되며 본 명세서의 일부를 구성하는 첨부하는 도면은 본 개시의 주제를 예시한다. 설명 및 도면은, 함께, 본 개시의 원리를 설명하도록 기능한다.
첨부하는 도면에 대한 참조에 의해, 본 개시의 다양한 이점이 기술 분야의 숙련된 자에 의해 더 잘 이해될 수도 있는데, 첨부하는 도면에서:
도 1은 제조 프로세스를 묘사하는 블록도이다;
도 2는 패턴화된 웨이퍼 기하학적 형상 측정치를 사용하여 프로세스 유도 비대칭 시그니쳐를 검출하기 위한 방법의 한 실시형태를 묘사하는 흐름도이다;
도 3은, 패턴화된 웨이퍼 기하학적 형상 측정치를 사용하여 프로세스 유도 비대칭 시그니쳐를 검출 및 정량화하기 위한 방법의 한 실시형태를 묘사하는 흐름도이다;
도 4는, 본 개시에 따라 구성되는 방법을 활용하여 획득되는 비대칭 검출 및 정량화 결과의 예시적인 경우를 묘사하는 예시이다; 그리고
도 5는, 본 개시에 따라 구성되는 프로세스 유도 비대칭 검출, 정량화 및 제어 시스템의 실시형태를 묘사하는 블록도이다.
이제, 첨부하는 도면에서 예시되는, 개시되는 주제에 대한 참조가 상세히 이루어질 것이다.
본 개시에 따른 실시형태는, 패턴화된 웨이퍼 기하학적 형상 측정치를 사용하여 프로세스 유도 비대칭 시그니쳐를 검출, 정량화 및 제어하는 시스템 및 방법에 관한 것이다. 보다 구체적으로, 웨이퍼 기하학적 형상 측정치는, 프로세스 유도 오버레이 및 응력을 평가하기 위해 활용될 수도 있다. 고해상도(예를 들면, 200㎛ 정사각형 픽셀 또는 그 이하) 및 사실상 왜곡이 없는(예를 들면, 웨이퍼를 수직으로 유지하는 것에 의해 달성됨) 웨이퍼 기하학적 형상 측정치를 사용하는 것에 의해, 의심되는 프로세스 단계(Pn+1)가 하류 오버레이 에러에서 비대칭 시그니쳐를 유도할 가능성이 있는지를, (도 1에서 도시되는 바와 같은) 생산 라인에서 검출하기 위한 검출 프로세스가 개발될 수도 있다. 검출 프로세스는 또한, 비대칭의 정도 및 오버레이에 대한 그것의 영향을 정량화하도록 구성될 수도 있다. 이러한 방식으로 비대칭 시그니쳐를 검출 및 정량화하는 능력을 제공하는 것은, 잠재적인 문제가 (예를 들면, 리소그래피 동안) 그것이 현시되기 전에 잘 캡쳐되는 것을 허용할 수도 있고, 소정의 구현예에서, 비대칭을 야기하는 프로세스 단계(Pn+1)는 다시 최적화될 수도 있고 웨이퍼는 다시 작업될 수도 있어서, 상당한 사이클 시간 및 비용 절감으로 이어지는 것으로 생각된다.
이제 도 2를 참조하면, 패턴화된 웨이퍼 기하학적 형상 측정치를 사용하여 프로세스 유도 비대칭 시그니쳐를 검출하기 위한 방법(200)의 한 실시형태를 묘사하는 흐름도가 도시된다. 본 개시에 따르면, 프로세스 단계(도 1에서 단계(Pn+1)로 칭해짐) 이전에(단계(202)에서) 그리고 이후에(단계(204)에서) 주어진 웨이퍼의 웨이퍼 기하학적 형상을 측정하기 위해 웨이퍼 기하학적 형상 툴이 활용될 수도 있다. 웨이퍼 기하학적 형상 툴은, 반도체 웨이퍼의 기하학적 형상을 측정할 수 있는 임의의 웨이퍼 기하학적 형상 측정 시스템을 포함할 수도 있다는 것이 생각된다. 용어 웨이퍼 기하학적 형상은, 웨이퍼 전면 높이, 후면 높이, 두께 변동, 평탄도, 및 모든 결과적인 파생물 예컨대 형상, 형상 차이, 나노토포그래피(nanotopography) 및 등등을 포함할 수도 있다는 것을 유의한다. 몇몇 실시형태에서, KLA-Tencor로부터의 WaferSight Patterned Wafer Geometry(PWG) 시스템은 웨이퍼 기하학적 형상 툴로서 활용될 수도 있다. 그러나, 본 개시의 취지와 범위를 벗어나지 않으면서 다른 타입의 웨이퍼 기하학적 형상 측정 툴이 또한 활용될 수도 있다는 것이 이해되어야 한다.
일단 단계(202 및 204)에서 웨이퍼의 기하학적 형상 측정치가 획득되면, 단계(206)는 두 세트의 측정치 사이의 차이를 계산할 수도 있다. 그 결과는 기하학적 형상 변화(geometry-change)(또는 형상 변화) 맵으로 칭해질 수도 있는데, 이것은, 그 다음, 추가적인 정보를 획득하기 위해 더 분석될 수도 있다. 예를 들면, 형상 변화 맵의 제1 도함수(단계(208)로서 도시됨)를 취하는 것은, (예를 들면, x 및 y 방향에서) 표면 기울기의 변화에 관한 정보를 제공할 수도 있다. 후속하여, 참조에 의해 그 전체가 본원에 통합되는 2012년 5월 21일자로 출원된 미국 특허 출원 제13/476,328호의 "Overlay and Semiconductor Process Control Using a Wafer Geometry Metric"에서 설명되는 것과 같은 기술을 활용하여 표면 기울기의 변화에 기초하여 평면 내 왜곡(IPD)이 단계(210)에서 계산될 수도 있다. 본 개시의 취지 및 범위를 벗어나지 않으면서 IPD를 계산하기 위해 다른 고차원 형상 기반의 모델이 또한 활용될 수도 있다는 것이 이해되어야 한다.
일단 IPD가 계산되면, 단계(212)에서 IPD 맵 내의 대칭을 분석하는 것에 의해 비대칭이 추정될 수도 있다. 이 대칭 분석은 Zernike(제르니케) 다항식 또는 등등과 같은 다항식을 IPD 맵에 적합시키고 축 대칭 성분을 제로로 설정하는(즉, 축 대칭 성분을 무효화한다, 이하 더 상세히 설명될 프로세스) 것에 의해 수행될 수도 있다는 것이 생각된다. 대안적으로 및/또는 추가적으로, 대칭 분석은 또한, 고차 잔차(higher order residual)를 획득하도록 다항식을 IPD 맵에 적합시키고 소정의 저차 항을 제로로 설정하는 것에 의해 수행될 수도 있다. 양 접근법에서, 대칭 분석의 최종 결과는, IPD 맵에 관한 비대칭 정보를 나타낼 수도 있는 필터링된 IPD 맵이다. 그 다음, 비대칭의 영향은 이 필터링된 IPD 맵(이것은 IPD 기반 비대칭 맵으로 또한 칭해질 수도 있음)에 기초하여 평가될 수도 있고 보고/시각화될 수도 있다.
도 2가 형상 경사 변화 잔차 기반의 IPD 계산 프로세스(shape-slope change residual based IPD calculation)를 묘사하였지만, 이러한 계산 프로세스는 단지 예시적인 것이며 제한하도록 의도되지는 않는다는 것이 이해되어야 한다. 본 개시의 취지와 범위로부터 벗어나지 않으면서 IPD를 계산하기 위해, Proceedings of SPIE, Vol. 9050, p. 905013, 2014의 Kevin Turner 등등의 "Monitoring Process-Induced Overlay Errors through High-Resolution Wafer Geometry Measurements"(이 문헌은 참조에 의해 그 전체가 본원에 통합됨)에서 설명되는 유한 요소 모델링 기반의 IPD(Finite-Element modeling based IPD; FE-IPD)와 같은 다른 IPD 계산 기술뿐만 아니라, 본원에서 명시적으로 언급되지 않은 다른 IPD 계산 기술이 활용될 수도 있다는 것이 생각된다.
IPD 맵에 대한 대칭 분석을 수행하는 것이, 프로세스 단계가 잠재적으로 비대칭을 유도하는지 또는 그렇지 않은지의 여부에 관해서 매우 유용한 예측을 제공할 수도 있지만, IPD 맵을 단독으로 사용하는 것은, 비대칭의 정도 및 오버레이에 대한 그것의 영향을 정확하게 정량화하기에 충분한 정보를 제공하지 못할 수도 있다는 것을 유의한다. 따라서, 소정의 구현예에서, IPD 메트릭 및 국소 형상 곡률(local shape curvature; LSC) 메트릭의 조합은 함께 사용되어 비대칭의 정도 및 오버레이에 대한 그것의 영향을 정량화하는 것을 도울 수도 있다.
LSC 메트릭은, Journal of Vacuum Science & Technology B (JVST B) 31, 051205, 2013의 J. Gong 등등의 "Determining Local Residual Stresses from High Resolution Wafer Geometry Measurements"(이 문헌은 참조에 의해 그 전체가 본원에 통합됨)에서 설명되는 바와 같이, 프로세스 유도 응력의 예측자로서 사용될 수 있는 형상 곡률 변화 메트릭이다. 도 3은, 이러한 형상 곡률 변화 메트릭을 획득하기 위한 방법(300)의 한 실시형태를 묘사하는 흐름도이다.
더 구체적으로, 프로세스 단계 이전에(단계(302)에서) 및 프로세스 단계 이후에(단계(304)에서) 주어진 웨이퍼의 웨이퍼 기하학적 형상을 측정하기 위해, 웨이퍼 기하학적 형상 툴이 활용될 수도 있다. 일단 단계(302 및 304)에서 웨이퍼의 기하학적 형상 측정치가 획득되면, 단계(306)는 두 세트의 측정치 사이의 차이를 계산할 수도 있다. 그 결과는 형상 변화 맵으로 칭해질 수도 있고, 형상 변화 맵의 2차 도함수를 취하는 것은 국소 형상 곡률(LSC)에서의 변화에 관한 정보를 제공할 수도 있고, 단계(308)에 도시된 바와 같은 LSC 맵으로 나타나게 된다.
비대칭은 LSC 맵에 대한 대칭 분석을 수행하는 것에 의해 추정될 수도 있는 것으로 생각된다. 예를 들면, 제르니케 다항식 또는 등등과 같은 다항식은 단계(310)에서 LSC 맵에 적합될 수도 있다. 적합 프로세스 이후 획득되는 축 대칭 성분(예를 들면, Z0 2, Z0 4,…)은, 단계(312)에서 비 축대칭 성분(non-axisymmetric component)으로부터 분리될 수도 있다. 축 대칭 분이 분리된 LSC 맵은 LSC 기반 비대칭 맵으로 지칭될 수도 있는데, LSC 기반 비대칭 맵은, 비대칭 성분을 정량화하기 위해 단계(314)에서 추가로 프로세싱될 수 있다.
소정의 구현예에서, 비대칭 성분은 "비대칭 인자"에 기초하여 정량화될 수도 있다. 비대칭 인자는, 전체 다항식 적합에 대한 비 축대칭 성분의 가중치로서 정의될 수도 있다. 다시 말하면, 비대칭 인자는 주어진 프로세스 단계 또는 일련의 프로세스 단계에 의해 유도되는 비대칭의 정도를 정의하는데 도움이 될 수도 있다.
그러나, 비대칭 인자 그 자체를 아는 것은, 오버레이에 대한 비대칭의 영향을 정확하게 정량화하기에 충분하지 않을 수도 있다는 것을 유의한다. 예를 들면, 고주파 필드 내 성분(high-frequency intra-field component)이 존재하는 경우, 이들 성분은 때때로 지배적일 수 있고 웨이퍼 레벨(저차) 변동으로 통상적으로 정의되는 비대칭을 모호하게 할 수 있다. 따라서, 오버레이에 대한 비대칭의 영향을 추정하기 위해 고주파 인자가 비대칭 인자와 연계하여 사용될 수도 있고, 고주파 인자가 너무 크면(미리 정의된 임계치보다 더 크면), 비대칭 인자는 더 적게 가중될 수도 있다. 한편, 고주파수 인자가 작은 경우, 비대칭 인자는 공칭적으로 가중될 수도 있다. 고주파 인자는, 다항식 적합에 의해 포착될 수 없는 잔차로서 정의될 수도 있다.
소정의 구현예에서, IPD는, 비대칭 인자와 연계하여 하류 프로세스(예를 들면, 오버레이 에러)에 대한 비대칭의 영향을 확인하기 위해 사용될 수 있는 고주파 인자로서 활용될 수도 있다. 예를 들면, 오버레이에 대한 비대칭 영향을 추정하기 위해, 비대칭 인자는 IPD의 크기(예를 들면, 3 표준 편차 또는 3 시그마)에 의해 승산될 수도 있다. 이 경우, 웨이퍼는 고도의 비대칭을 가질 수 있지만, 그러나 비대칭의 오버레이 영향은, IPD의 크기가 작으면, 작을 수 있다. 한편, 웨이퍼는 낮은 정도의 비대칭을 가질 수 있지만, 비대칭의 영향은, IPD의 크기가 크면, 유의미할 수 있다.
IPD가 고주파 인자로서 활용될 수도 있지만, 고주파 인자로서의 IPD의 활용은 제한하는 것으로 의도되지는 않는다는 것이 이해되어야 한다. 형상, 형상 기울기, 나노토포그래피 및 등등과 같은 다른 웨이퍼 기하학적 형상 측정치는, 그들이 상기에서 설명되는 바와 같이 축대칭 및 저주파 성분을 제공하도록 적절히 필터링되는 한, 비대칭 인자와 연계하여 활용되어 본 개시의 취지와 범위를 벗어나지 않으면서 하류 프로세스에 대한 비대칭의 영향을 보장할 수도 있다는 것이 생각된다.
도 4는 획득되는 비대칭 검출 및 정량화 결과의 예시적인 경우를 묘사하는 예시이다. 도 4에서 도시되는 바와 같이, LSC 맵(402)은 대응하는 비대칭 인자(404)와 함께 대응하는 비대칭 맵을 획득하기 위해 본 개시에 따라 프로세싱될 수도 있다. 그 다음, 비대칭 인자(404)와 함께 획득된 비대칭 맵은, IPD 정보와 함께 활용되어, 오버레이에 대한 비대칭의 영향을 나타내는 맵(406)을 생성할 수도 있다. 관찰된 비대칭 시그니쳐를 유저가 시각화하는 것을 돕기 위해 맵(406)은 유저(예를 들면, 프로세스 엔지니어 또는 등등)에게 제시될 수도 있다는 것이 생각된다.
추가적으로 및/또는 대안적으로, 맵(406)은, 오버레이 에러, 근본 원인 분석뿐만 아니라 프로세스 제어 최적화의 보정을 용이하게 하기 위해 전방 또는 후방으로 공급될 수도 있는 프로세스 제어 파라미터로서 활용될 수도 있다. 예를 들면, 웨이퍼 기하학적 형상을 이용하는 웨이퍼 그룹화(wafer-grouping)의 프로세스는, 2014년 3월 20일자로 출원된 미국 특허 출원 제14/220,665호 "Statistical Overlay Error Prediction for Feed Forward and Feedback Correction of Overlay Errors, Root Cause Analysis and Process Control"에서 설명되어 있는데, 이 특허 출원은 참조에 의해 그 전체가 본원에 통합된다. 웨이퍼를 상이한 웨이퍼 그룹으로 분류하기 위해 웨이퍼 기하학적 형상을 사용하는 대신에(또는 그에 부가하여), 분류 프로세스를 용이하게 하기 위해 비대칭 맵이 또한 활용될 수도 있다는 것이 생각된다. 비대칭 맵에 기초한 그룹화는, 그룹화의 정확성을 향상시키는 데 도움이 될 수도 있는데, 그것은, 이어서, 오버레이 에러의 보정, 근본 원인 분석뿐만 아니라, 프로세스 제어 최적화를 향상시키는 것을 도울 수도 있을 것으로 생각된다.
도 5는, 패턴화된 웨이퍼 기하학적 형상 측정치를 사용하여 프로세스 유도 비대칭 시그니쳐를 검출, 정량화 및 제어하도록 구성되는 검출 시스템(500)을 묘사하는 블록도이다. 검출 시스템(500)은, 주어진 웨이퍼(504)의 웨이퍼 기하학적 형상을 측정하도록 구성되는 웨이퍼 기하학적 형상 툴(502)을 포함할 수도 있다. 검출 시스템(500)은 또한, 웨이퍼 기하학적 형상 툴(502)과 통신하는 프로세서(506)를 포함할 수도 있다. 프로세서(506)는, 앞서 설명되는 다양한 분석 방법을 수행하도록 구성될 수도 있다. 프로세서(506)는 독립형 프로세싱 디바이스로서 또는 웨이퍼 기하학적 형상 툴(502)의 임베딩된/통합된 컴포넌트로서 구현될 수도 있다는 것이 생각된다. 프로세서(506)는, 상기에서 설명되는 바와 같은 오버레이 에러, 근본 원인 분석뿐만 아니라 프로세스 제어 최적화의 보정을 용이하게 하기 위해 자신의 출력을 다양한 프로세스 툴(508)로 제공할 수도 있다는 것이 생각된다.
본 개시에 따른 시스템 및 방법에 의해 제공되는 이점은 다양한 애플리케이션에서 인식될 수도 있다는 것이 생각된다. 비대칭의 검출 및 정량화는 임의의 주어진 프로세스 단계에서 수행될 수도 있고, 추정은 임의의 오버레이 데이터를 필요로 하지 않고도 순전히 웨이퍼 기하학적 형상에 기초하여 수행될 수 있다는 것을 유의한다. 또한, 높은 공간 해상도 설정에서 획득되는 실질적으로 무왜곡의 척이 없는 웨이퍼 기하학적 측정치는, 진공 척을 사용하고 이용 가능한 훨씬 낮은 공간 샘플링을 갖는 종래의 리소그래피 스캐너와 비교하여 비대칭 추정의 정확도를 향상시킬 수도 있다는 것을 유의한다.
상기의 예 중 일부가 소정의 특정한 프로세스 툴을 언급하였지만, 본 개시에 따른 시스템 및 방법은, 본 개시의 취지와 범위를 벗어나지 않으면서 해상도 향상 측정치로부터 이익을 또한 얻을 수도 있는 다른 타입의 프로세스 툴에 적용 가능하다는 것이 생각된다. 또한, 본 개시에서 사용되는 용어 웨이퍼는, 집적 회로 및 다른 디바이스뿐만 아니라, 자기 디스크 기판, 게이지 블록 및 등등과 같은 다른 얇은 연마된 플레이트의 제조에서 사용되는 반도체 재료의 얇은 슬라이스를 포함할 수도 있다는 것이 생각된다.
개시되는 방법은, 하나 이상의 프로세서에 의해, 단일의 생산 디바이스를 통해, 및/또는 다수의 생산 디바이스를 통해 실행되는 명령어의 세트로서 다양한 웨이퍼 기하학적 형상 측정 툴에서 구현될 수도 있다. 또한, 개시되는 방법에서의 특정한 순서 또는 계층적 단계는 예시적인 접근법의 예이다는 것이 이해된다. 설계 선호도에 기초하여, 방법에서의 특정 순서 또는 계층은, 본 개시의 범위와 취지 내에서 유지되면서 재정렬될 수 있다는 것이 이해된다. 첨부하는 방법 청구항은 다양한 단계의 엘리먼트를 예시적 순서에서 제시하지만, 제시되는 그 특정한 순서 또는 계층으로 반드시 제한되도록 의도되지는 않는다.
본 개시의 시스템 및 방법과 그 수반하는 이점 중 많은 것은, 상기의 설명에 의해 이해될 것으로 믿어지며, 개시된 주제를 벗어나지 않으면서 또는 개시된 주제의 중요한 이점의 전체를 희생하지 않으면서, 컴포넌트의 형태, 구성 및 배치에서 다양한 변경이 이루어질 수도 있다는 것이 명백할 것이다. 설명되는 형태는 예에 불과하다.

Claims (25)

  1. 방법으로서,
    웨이퍼가 제조 프로세스를 거치기 이전에 상기 웨이퍼의 웨이퍼 기하학적 형상 측정치(wafer geometry measurement)의 제1 세트를 획득하는 단계;
    상기 제조 프로세스 이후 상기 웨이퍼의 웨이퍼 기하학적 형상 측정치의 제2 세트를 획득하는 단계;
    웨이퍼 기하학적 형상 측정치의 상기 제1 세트 및 웨이퍼 기하학적 형상 측정치의 상기 제2 세트에 기초하여 기하학적 형상 변화 맵(geometry-change map)을 계산하는 단계;
    상기 제조 프로세스에 의해 웨이퍼 기하학적 형상에 대해 유도되는 비대칭 성분을 검출하기 위해 기하학적 형상 변화 맵을 분석하는 단계; 및
    웨이퍼 기하학적 형상에서 검출되는 상기 비대칭 성분에 기초하여 상기 제조 프로세스에 의해 유도되는 비대칭 오버레이 에러를 추정하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 분석 단계는:
    상기 기하학적 형상 변화 맵에 적어도 부분적으로 기초하여 상기 웨이퍼의 평면 내 왜곡(in-plane distortion)을 계산하는 단계;
    상기 웨이퍼의 상기 평면 내 왜곡으로부터 대칭 성분을 제거하는 것에 의해 필터링된 평면 내 왜곡 맵을 생성하는 단계; 및
    상기 필터링된 평면 내 왜곡 맵에 적어도 부분적으로 기초하여 상기 비대칭 성분을 검출하는 단계를 더 포함하는, 방법.
  3. 제2항에 있어서,
    웨이퍼 기하학적 형상 측정치의 상기 제1 세트 및 웨이퍼 기하학적 형상 측정치의 상기 제2 세트에 기초하여 국소 형상 곡률 맵(local shape curvature map)을 생성하는 단계; 및
    상기 국소 형상 곡률 맵에 적어도 부분적으로 기초하여 상기 비대칭 성분을 검출하는 단계를 더 포함하는, 방법.
  4. 제3항에 있어서,
    상기 비대칭 성분을 검출하는 단계는:
    상기 국소 형상 곡률 맵으로부터 대칭 성분을 제거하는 것에 의해 필터링된 국소 형상 곡률 맵을 생성하는 단계; 및
    상기 필터링된 국소 형상 곡률 맵에 적어도 부분적으로 기초하여 상기 비대칭 성분을 검출하는 단계를 더 포함하는, 방법.
  5. 제4항에 있어서,
    오버레이에 대한 상기 비대칭 성분의 영향을 정량화하는 단계를 더 포함하는, 방법.
  6. 제5항에 있어서,
    상기 정량화 단계는:
    상기 국소 형상 곡률 맵 내에 포함되는 비대칭 성분의 가중치에 기초하여 비대칭 인자를 결정하는 단계;
    상기 웨이퍼의 상기 평면 내 왜곡의 크기를 결정하는 단계; 및
    상기 웨이퍼의 상기 평면 내 왜곡의 상기 크기와 상기 비대칭 인자의 곱에 기초하여 오버레이에 대한 상기 비대칭 성분의 상기 영향을 정량화하는 단계를 더 포함하는, 방법.
  7. 제6항에 있어서,
    상기 필터링된 평면 내 왜곡 맵, 상기 필터링된 국소 형상 곡률 맵, 및 오버레이에 대한 상기 비대칭 성분의 상기 영향 중 적어도 하나에 기초하여, 상기 웨이퍼를 복수의 웨이퍼 그룹 중 하나로 분류하는 단계를 더 포함하는, 방법.
  8. 제6항에 있어서,
    상기 제조 프로세스를 수행하는 제조 프로세스 툴을 제어하기 위한 피드백 제어에서, 상기 필터링된 평면 내 왜곡 맵, 상기 필터링된 국소 형상 곡률 맵, 및 오버레이에 대한 상기 비대칭 성분의 상기 영향 중 적어도 하나를 보고하는 단계를 더 포함하는, 방법.
  9. 제6항에 있어서,
    후속하는 제조 프로세스 툴을 제어하기 위한 피드포워드(feed forward) 제어에서, 상기 필터링된 평면 내 왜곡 맵, 상기 필터링된 국소 형상 곡률 맵, 및 오버레이에 대한 상기 비대칭 성분의 상기 영향 중 적어도 하나를 보고하는 단계를 더 포함하는, 방법.
  10. 방법으로서,
    웨이퍼가 제조 프로세스를 거치기 이전에 상기 웨이퍼의 웨이퍼 기하학적 형상 측정치의 제1 세트를 획득하는 단계;
    상기 제조 프로세스 이후 상기 웨이퍼의 웨이퍼 기하학적 형상 측정치의 제2 세트를 획득하는 단계;
    웨이퍼 기하학적 형상 측정치의 상기 제1 세트 및 웨이퍼 기하학적 형상 측정치의 상기 제2 세트에 기초하여 기하학적 형상 변화 맵을 계산하는 단계;
    상기 기하학적 형상 변화 맵에 적어도 부분적으로 기초하여 상기 웨이퍼의 국소 형상 곡률 맵 및 평면 내 왜곡 맵 중 적어도 하나를 생성하는 단계; 및
    상기 웨이퍼의 상기 국소 형상 곡률 맵 및 상기 평면 내 왜곡 맵 중 적어도 하나에 적어도 부분적으로 기초하여 프로세스 유도 비대칭 성분을 검출하는 단계를 포함하는, 방법.
  11. 제10항에 있어서,
    상기 프로세스 유도 비대칭 성분을 검출하는 단계는:
    상기 국소 형상 곡률 맵으로부터 대칭 성분을 제거하는 것에 의해 필터링된 국소 형상 곡률 맵을 생성하는 단계; 및
    상기 필터링된 국소 형상 곡률 맵에 적어도 부분적으로 기초하여 상기 프로세스 유도 비대칭 성분을 검출하는 단계를 더 포함하는, 방법.
  12. 제11항에 있어서,
    오버레이에 대한 상기 프로세스 유도 비대칭 성분의 영향을 정량화하는 단계를 더 포함하는, 방법.
  13. 제12항에 있어서,
    오버레이에 대한 상기 프로세스 유도 비대칭 성분의 상기 영향을 정량화하는 단계는:
    상기 국소 형상 곡률 맵 내에 포함되는 비대칭 성분의 가중치에 기초하여 비대칭 인자를 결정하는 단계;
    웨이퍼 기하학적 형상 측정치의 상기 제1 세트 및 웨이퍼 기하학적 형상 측정치의 상기 제2 세트에 기초하여 고주파 인자를 결정하는 단계; 및
    상기 비대칭 인자와 상기 고주파 인자의 곱에 기초하여 오버레이에 대한 상기 프로세스 유도 비대칭 성분의 상기 영향을 정량화하는 단계를 더 포함하는, 방법.
  14. 제13항에 있어서,
    상기 고주파 인자는 상기 웨이퍼의 상기 평면 내 왜곡의 크기를 포함하는, 방법.
  15. 제12항에 있어서,
    상기 제조 프로세스를 수행하는 제조 프로세스를 제어하기 위한 피드백 제어에서, 오버레이에 대한 상기 프로세스 유도 비대칭 성분의 상기 영향을 보고하는 단계를 더 포함하는, 방법.
  16. 제12항에 있어서,
    후속 제조 프로세스 툴을 제어하기 위한 피드포워드 제어에서, 오버레이에 대한 상기 프로세스 유도 비대칭 성분의 상기 영향을 보고하는 단계를 더 포함하는, 방법.
  17. 시스템으로서,
    웨이퍼가 제조 프로세스를 거치기 이전에 상기 웨이퍼의 웨이퍼 기하학적 형상 측정치의 제1 세트를 획득하도록 그리고 상기 제조 프로세스 이후에 상기 웨이퍼의 웨이퍼 기하학적 형상 측정치의 제2 세트를 획득하도록 구성되는 기하학적 형상 측정 툴; 및
    상기 기하학적 형상 측정 툴과 통신하는 프로세서를 포함하고,
    상기 프로세서는:
    웨이퍼 기하학적 형상 측정치의 상기 제1 세트 및 웨이퍼 기하학적 형상 측정치의 상기 제2 세트에 기초하여 기하학적 형상 변화 맵을 계산하도록;
    상기 제조 프로세스에 의해 웨이퍼 기하학적 형상에 대해 유도되는 비대칭 성분을 검출하기 위해 상기 형상 변화 맵을 분석하도록; 그리고
    웨이퍼 기하학적 형상에서 검출되는 상기 비대칭 성분에 기초하여 상기 제조 프로세스에 의해 유도되는 비대칭 오버레이 에러를 추정하도록
    구성되는, 시스템.
  18. 제17항에 있어서,
    상기 프로세서는 또한:
    상기 기하학적 형상 변화 맵에 적어도 부분적으로 기초하여 상기 웨이퍼의 평면 내 왜곡을 계산하도록;
    상기 웨이퍼의 상기 평면 내 왜곡으로부터 대칭 성분을 제거하는 것에 의해 필터링된 평면 내 왜곡 맵을 생성하도록; 그리고
    상기 필터링된 평면 내 왜곡 맵에 적어도 부분적으로 기초하여 상기 비대칭 성분을 검출하도록 구성되는, 시스템.
  19. 제18항에 있어서,
    상기 프로세서는 또한:
    웨이퍼 기하학적 형상 측정치의 상기 제1 세트 및 웨이퍼 기하학적 형상 측정치의 상기 제2 세트에 기초하여 국소 형상 곡률 맵을 생성하도록; 그리고
    상기 국소 형상 곡률 맵에 적어도 부분적으로 기초하여 상기 비대칭 성분을 검출하도록 구성되는, 시스템.
  20. 제19항에 있어서,
    상기 프로세서는 또한:
    상기 국소 형상 곡률 맵으로부터 대칭 성분을 제거하는 것에 의해 필터링된 국소 형상 곡률 맵을 생성하도록; 그리고
    상기 필터링된 국소 형상 곡률 맵에 적어도 부분적으로 기초하여 상기 비대칭 성분을 검출하도록 구성되는, 시스템.
  21. 제20항에 있어서,
    상기 프로세서는 또한:
    오버레이에 대한 상기 비대칭 성분의 영향을 정량화하도록 구성되는, 시스템.
  22. 제21항에 있어서,
    상기 프로세서는 또한:
    상기 국소 형상 곡선 맵 내에 포함된 비대칭 성분의 가중치에 기초하여 비대칭 인자를 결정하도록;
    상기 웨이퍼의 상기 평면 내 왜곡의 크기를 결정하도록; 그리고
    상기 웨이퍼의 상기 평면 내 왜곡의 상기 크기와 상기 비대칭 인자의 곱에 기초하여 오버레이에 대한 상기 비대칭 성분의 상기 영향을 정량화하도록 구성되는, 시스템.
  23. 제22항에 있어서,
    상기 프로세서는 또한:
    상기 필터링된 평면 내 왜곡 맵, 상기 필터링된 국소 형상 곡률 맵, 및 오버레이에 대한 상기 비대칭 성분의 상기 영향 중 적어도 하나에 기초하여, 상기 웨이퍼를 복수의 웨이퍼 그룹 중 하나로 분류하도록 구성되는, 시스템.
  24. 제22항에 있어서,
    상기 프로세서는 또한:
    상기 제조 프로세스를 수행하는 제조 프로세스 툴을 제어하기 위한 피드백 제어에서, 상기 필터링된 평면 내 왜곡 맵, 상기 필터링된 국소 형상 곡률 맵, 및 오버레이에 대한 상기 비대칭 성분의 상기 영향 중 적어도 하나를 보고하도록 구성되는, 시스템.
  25. 제22항에 있어서,
    상기 프로세서는 또한:
    후속하는 제조 프로세스 툴을 제어하기 위한 피드포워드 제어에서, 상기 필터링된 평면 내 왜곡 맵, 상기 필터링된 국소 형상 곡률 맵, 및 오버레이에 대한 상기 비대칭 성분의 상기 영향 중 적어도 하나를 보고하도록 구성되는, 시스템.
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