JP2018524811A - パターン化ウェハ幾何計測を用いたプロセス誘起非対称性の検出、定量及び制御 - Google Patents

パターン化ウェハ幾何計測を用いたプロセス誘起非対称性の検出、定量及び制御 Download PDF

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Abstract

パターン化ウェハ幾何計測を用いプロセス誘起非対称シグネチャを検出、定量及び制御するシステム及び方法を開示する。本システムは、ウェハが製造プロセスに供される前にそのウェハの第１組のウェハ幾何計測結果を取得するよう且つその製造プロセスの後にそのウェハの第２組のウェハ幾何計測結果を取得するよう構成された幾何計測ツールを、備えうる。本システムは、また、その幾何計測ツールと通信するプロセッサを備えうる。そのプロセッサは、第１組のウェハ幾何計測結果及び第２組のウェハ幾何計測結果に基づき幾何変化マップを算出するよう、その製造プロセスによってウェハ幾何に誘起された非対称成分を検出すべく幾何変化マップを分析するよう、且つその製造プロセスによって誘起された非対称オーバレイ誤差をウェハ幾何にて検出された非対称成分に基づき推定するよう、構成されうる。

Description

本件開示は総じて半導体製造の分野に関し、具体的にはプロセス誘起非対称性(process-induced asymmetry)の検出、定量及び制御技術に関する。
（関連出願への相互参照）
本願は２０１５年６月２２日付米国暫定特許出願第６２／１８３１０５号に基づき米国特許法第１１９条（ｅ）の規定による利益を主張する出願である。この参照を以て当該米国暫定特許出願第６２／１８３１０５号の全容を本願に繰り入れる。
研磨薄板例えばシリコンウェハ等は現代技術の極重要な構成部分である。ウェハは、例えば、集積回路その他のデバイスの製造に用いられる半導体素材薄片と呼べるものである。研磨薄板の他例としては磁気ディスク基板、ゲージブロック等があろう。本願記載の技術では主にウェハを参照しているが、ご理解頂けるように、同技術は他種研磨板にも遜色なく適用することができる。本件開示では語「ウェハ」と語「研磨薄板」を可換的に用いうる。
半導体デバイスの製造においては、通常、多数の半導体製造プロセスを用い基板例えば半導体ウェハが処理される。例えば、リソグラフィなる半導体製造プロセスにおいては、半導体ウェハ上に配されたレジストへとレティクルからパターンが転写される。半導体製造プロセスの別例としては、これに限られるものではないが、化学機械研磨、エッチング、堆積・成長及びイオン注入がある。
米国特許出願公開第２０１５／０１２０２１６号
Monitoring Process-Induced Overlay Errors through High-Resolution Wafer Geometry Measurements, Kevin Turner et al., Proceedings of SPIE, Vol. 9050, p. 905013, 2014 Determining Local Residual Stresses from High Resolution Wafer Geometry Measurements, J. Gong et al., Journal of Vacuum Science & Technology B (JVST B) 31 , 051205, 2013
一般に、ウェハの平坦性及び厚み不均一性については何らかの条件が定められる。しかしながら、様々な処理工程が製造中に実行される結果、ウェハ上に成長した薄膜内で応力変化が生じて弾性変形が起こり、それによって顕著な歪み例えば面内歪み（ＩＰＤ）及び／又は面外歪み（ＯＰＤ）が引き起こされることがある。そうした歪みは下流プロセスでの誤差・エラーにつながりうる。例えば、歪みがリソグラフィ的パターニング等でのオーバレイ誤差につながることがある。
半導体製造中の非対称オーバレイ誤差シグネチャも観測されてきた。ここでいう非対称性は、その定義によれば、回転対称から逸脱したシグネチャのことである。例えば、オーバレイシグネチャが全対称又は軸対称であると言えるのは、そのオーバレイ誤差がウェハ径方向沿いに変化する一方で、所与の径方向位置ではそのウェハ上での角度位置によらずオーバレイ誤差値が同じである場合である。オーバレイ誤差シグネチャのうち軸対称から逸脱する成分のことを非対称成分／シグネチャと呼んでいる。こうした非対称シグネチャの多くが、古典的及び進歩的リソグラフィスキャナをベースにしたオーバレイ補正諸策では補正できない傾向を呈することに、注意すべきである。そうした非対称シグネチャは、膜堆積、熱アニーリング等、様々なプロセスツールにより誘起されうる。ここには、それら非対称シグネチャにより引き起こされうる潜在的問題を解決する上で助力となるシステム及び方法への需要が存在している。
本件開示のある実施形態は方向を指向している。本方法は、ウェハが製造プロセスに供される前にそのウェハの第１組のウェハ幾何計測結果(wafer geometry measurements)を取得するステップと、その製造プロセスの後にそのウェハの第２組のウェハ幾何計測結果を取得するステップと、第１組のウェハ幾何計測結果及び第２組のウェハ幾何計測結果に基づき幾何変化マップ(geometry-change map)を算出するステップと、その製造プロセスによってウェハ幾何に誘起された非対称成分を検出すべく幾何変化マップを分析するステップと、その製造プロセスによって誘起された非対称オーバレイ誤差をウェハ幾何にて検出された非対称成分に基づき推定するステップと、を有するものとされうる。
本件開示の更なる実施形態もまた方法を指向している。本方法は、ウェハが製造プロセスに供される前にそのウェハの第１組のウェハ幾何計測結果を取得するステップと、その製造プロセスの後にそのウェハの第２組のウェハ幾何計測結果を取得するステップと、第１組のウェハ幾何計測結果及び第２組のウェハ幾何計測結果に基づき幾何変化マップを算出するステップと、幾何変化マップに少なくとも部分的に基づきそのウェハの面内歪みマップ(in-plane distortion map)及び局所形状曲率マップ(local shape curvature map)のうち少なくとも一方を生成するステップと、そのウェハの面内歪みマップ及び局所形状曲率マップのうち少なくとも一方に少なくとも部分的に基づきプロセス誘起非対称成分(process-induced asymmetric component)を検出するステップと、を有するものとされうる。
本件開示のもう一つの実施形態はシステムを指向している。本システムは、ウェハが製造プロセスに供される前にそのウェハの第１組のウェハ幾何計測結果を取得するよう、且つその製造プロセスの後にそのウェハの第２組のウェハ幾何計測結果を取得するよう構成された、幾何計測ツールを備えうる。本システムは、また、その幾何計測ツールと通信するプロセッサを備えうる。そのプロセッサは、第１組のウェハ幾何計測結果及び第２組のウェハ幾何計測結果に基づき幾何変化マップを算出するよう、その製造プロセスによってウェハ幾何に誘起された非対称成分を検出すべく幾何変化マップを分析するよう、且つその製造プロセスによって誘起された非対称オーバレイ誤差をウェハ幾何にて検出された非対称成分に基づき推定するよう、構成されうる。
ご理解頂けるように、上掲の概述及び後掲の詳述は共に専ら例示的且つ説明的なものであり、本件開示を必然的に限定するものではない。添付図面は明細書に組み込まれその一部を構成するものであり、本件開示の主題を描出している。明細書及び図面には、相俟って本件開示の諸原理を説明する働きがある。
本件開示の多様な長所については、本件技術分野に習熟した者（いわゆる当業者）には、以下の如き添付図面を参照することでより好適に理解頂けよう。
製造プロセスを示すブロック図である。 パターン化ウェハ幾何計測を用いプロセス誘起非対称シグネチャを検出する方法の一実施形態を示すフロー図である。 パターン化ウェハ幾何計測を用いプロセス誘起非対称シグネチャを検出及び定量する方法の一実施形態を示すフロー図である。 本件開示に従い構成された方法を利用し取得した非対称性検出及び定量結果の例示的ケースを示す図である。 本件開示に従い構成されたプロセス誘起非対称性検出、定量及び制御システムの一実施形態を示すブロック図である。
以下、添付図面に示した被開示主題について詳細に説明する。
本件開示の諸実施形態は、パターン化ウェハ幾何計測を用いプロセス誘起非対称シグネチャを検出、定量及び制御するシステム及び方法を指向している。より具体的には、ウェハ幾何計測を利用しプロセス誘起オーバレイ及び応力を評価しうるものである。高分解能（例．２００μｍ平方画素以下）且つほぼ無歪みな（例．ウェハを鉛直保持することで達成される）ウェハ幾何計測を用い、検出プロセスを開発することで、懸念のある処理工程Ｐｎ＋１により下流オーバレイ誤差中に非対称シグネチャが引き起こされそうなことを、（図１に示す如き）検出ラインにて検出することが可能となる。この検出プロセスは、更に、非対称性の度合及びオーバレイに対するその影響を定量するよう構成することができる。考えるに、非対称シグネチャを検出及び定量しうる能力をこうして付すことで、（例．リソグラフィのさなかに）歴然となるよりだいぶ前に潜在的諸問題を捉えることが可能になるほか、実現形態によっては、非対称性を引き起こしている処理工程Ｐｎ＋１を再最適化すること及びウェハをリワークすることができ、それをサイクルタイム及びコストの顕著な節約につなげることができる。
まず、図２は、パターン化ウェハ幾何計測を用いプロセス誘起非対称シグネチャを検出する方法２００の一実施形態を示すフロー図である。本件開示によれば、ウェハ幾何ツールを利用し、所与ウェハのウェハ幾何を（図１中で工程Ｐｎ＋１として記されている）処理工程の前（ステップ２０２）及び後（ステップ２０４）に計測することができる。考えるに、このウェハ幾何ツールは、半導体ウェハの幾何を計測可能ないずれのウェハ幾何計測システムを有するものでもよい。なお、語「ウェハ幾何」は、ウェハの前面高、背面高、厚み変動、平坦性等や、それらのあらゆる帰結派生物・導関数、例えば形状、形状差、ナノトポグラフィ等を包含しうる語である。ある種の実施形態では、ＫＬＡ−Ｔｅｎｃｏｒにより提供されているＷａｆｅｒＳｉｇｈｔＰＷＧ(Patterned Wafer Geometry)システムが、ウェハ幾何ツールとして利用されることとなろう。とはいえ、ご理解頂けるように他種ウェハ幾何計測ツールを利用してもよいのであり、それにより本件開示の神髄及び技術的範囲から離隔するものではない。
ステップ２０２及び２０４にてウェハの幾何計測結果を得た暁には、ステップ２０６にてそれら二組の計測結果間の差異を算出することができる。その結果得られるのは幾何変化（又は形状変化）マップと呼びうるものであり、次いでそれを子細に分析することで更なる情報を取得することができる。例えば、その形状変化マップの一次導関数を（ステップ２０８に示す如く）求めることで、（例．ｘ方向及びｙ方向に沿った）表面勾配の変化に関する情報を得ることができる。その後は、ステップ２１０にて、その表面勾配変化に基づき面内歪み（ＩＰＤ）を算出することができる；これには、「ウェハ幾何指標を用いたオーバレイ及び半導体プロセス制御」(Overlay and Semiconductor Process Control Using a Wafer Geometry Metric)と題しこの参照を以てその全容が本願に繰り入れられるところの２０１２年５月２１日付米国特許出願第１３／４７６３２８号に記載のそれの如き技術を利用する。ご理解頂けるように、他の高次形状ベースモデルを利用しＩＰＤを算出してもよいのであり、それにより本件開示の神髄及び技術的範囲から離隔するものではない。
ＩＰＤが算出された暁には、ステップ２１２にて、そのＩＰＤマップ内での対称性を分析することにより非対称性を推定することができる。考えるに、この対称性分析は、多項式例えばゼルニケ多項式等をそのＩＰＤマップに当てはめ、軸対称成分をゼロに設定する（即ち後に詳述するプロセスにより軸対称成分をヌル化する）ことによって、実行することができる。これに代え及び／又は加え、多項式をＩＰＤマップに当てはめることで高次留数を取得し、より低次な項のうち幾つかをゼロに設定することによっても、対称性分析を実行することができる。いずれの手法でも、対称性分析の最終結果となるのは濾過ＩＰＤマップ(filtered IPD map)であり、これはＩＰＤマップに関する非対称性情報を指し示すものとなりうる。そして、その濾過ＩＰＤマップ（ＩＰＤベース非対称性マップとも称しうる）に基づき非対称性の影響を評価し、報告／可視表現することができる。
ご理解頂けるように、図２に形状勾配変化留数ベースＩＰＤ算出プロセスを示したが、これは算出プロセスの例示に過ぎず限定を意味するものではない。考えるに、他のＩＰＤ算出技術、例えば非特許文献１（この参照を以てその全容を本願に繰り入れることにする）に記載の有限要素モデリングベースＩＰＤ（ＦＥ−ＩＰＤ）のほか、本願にて具体的に言及していないその他のＩＰＤ算出技術を利用し、ＩＰＤを算出してもよいのであり、それにより本件開示の神髄及び技術的範囲から離隔するわけではない。
なお、ＩＰＤマップを対象にして対称性分析を実行することで、ある処理工程が潜在的に非対称性を誘起しうるか否かにつき非常に有用な予測結果がもたらされうるものの、ＩＰＤマップを用いるだけでは、非対称性の度合及びオーバレイに対するその影響を正確に定量するのに十分な情報を得られないことがありうる。従って、ある種の実現形態に従い、ＩＰＤ指標及び局所形状曲率（ＬＳＣ）指標を組み合わせ併用することで、非対称性の度合及びオーバレイに対するその影響を定量する助けとした方がよい。
ＬＳＣ指標は、非特許文献２（この参照を以てその全容を本願に繰り入れることにする）に記載の如く、プロセス誘起応力の予測子として用いうる形状曲率変化指標である。図３は、そうした形状曲率変化指標を取得する方法３００の一実施形態を示すフロー図である。
より具体的には、ウェハ幾何ツールを利用し、所与ウェハのウェハ幾何を処理工程の前（ステップ３０２）及び後（ステップ３０４）に計測することができる。ステップ３０２及び３０４にてウェハの幾何計測結果が得られた暁には、ステップ３０６にてそれら二組の計測結果間の差異を算出することができる。その結果得られるのは形状変化マップと呼びうるものであり、その形状変化マップの二次導関数を求めることで局所形状曲率（ＬＳＣ）の変化に関する情報を得ること、ひいてはステップ３０８に示す如くＬＳＣマップをもたらすことができる。
考えるに、ＬＳＣマップを対象にして対称性分析を実行することで、非対称性を推定することができる。例えば、ステップ３１０にて、多項式例えばゼルニケ多項式等をＬＳＣマップに当てはめればよい。ステップ３１２では、この当てはめ処理を経て得られる軸対称成分（例．Ｚ０ ２，Ｚ０ ４，…）を非軸対称成分から分離させることができる。軸対称成分が除去されたＬＳＣマップはＬＳＣベース非対称性マップと呼びうるものであり、ステップ３１４にてそれを子細に処理することで非対称成分を定量することができる。
ある種の実現形態によれば、それら非対称成分を“非対称性因数”に基づき定量することができる。非対称性因数は、全多項式当てはめに対する非軸対称成分のウェイト（比重・荷重）として定義することができる。言い換えれば、所与の処理工程又は処理工程群により誘起された非対称性の度合を定める上で非対称性因数が助けとなりうる。
とはいえ、非対称性因数自体を知るだけでは、オーバレイに対する非対称性の影響を正確に定量するのに十分でないことに、注意すべきである。例えば高周波の視野内成分が存在している場合、通常はウェハレベル（低次）変動として定まる非対称性が、それら高周波成分によって支配及び曖昧化されることがままある。従って、高周波因数を非対称性因数と併用することでオーバレイに対する非対称性の影響を推定し、その高周波因数が過大な場合（所定のしきい値より大きい場合）に非対称性因数のウェイトを抑えるようにした方がよい。逆に、高周波因数が小さい場合は、非対称性因数のウェイトを定格通りとすればよい。高周波因数は、多項式当てはめでは捉え得ない留数として定義することができる。
ある種の実現形態によれば、ＩＰＤを高周波因数として利用し、それを非対称性因数との組合せで用いることで、下流プロセスに対する非対称性の影響（例．オーバレイ誤差）を確認することができる。例えば、非対称性因数にＩＰＤの規模（例．標準偏差の３倍即ち３σ）を乗ずることで、オーバレイに対する非対称性の影響を推定することができる。この場合、ウェハが高度な非対称性を呈しえても、ＩＰＤの規模が小さければオーバレイに対する非対称性の影響が小さくなりうる。逆に、ウェハが低度な非対称性を呈することもあろうが、ＩＰＤの規模が大きければ、非対称性の影響は顕著なものになりうる。
ご理解頂けるように、ＩＰＤを高周波因数として利用しうるとはいえ、高周波因数としてのＩＰＤの利用には限定の意図はない。考えるに、他のウェハ幾何計測結果例えば形状、形状勾配、ナノトポグラフィ等を非対称性因数との組合せで利用することで、下流プロセスに対する非対称性の影響を確認してもよいのであり、上述の如く軸対称成分及び低周波成分が適切なフィルタリングで除去されている限りは、それにより本件開示の神髄及び技術的範囲から離隔するわけではない。
図４は、取得した非対称性検出及び定量結果の例示的ケースを示す図である。図４に示すように、本件開示に従いＬＳＣマップ４０２を処理することで、対応する非対称性マップと併せ、対応する非対称性因数４０４を得ることができる。そして、得られた非対称性マップ並びに非対称性因数４０４をＩＰＤ情報との組合せで利用することで、オーバレイに対する非対称性の影響を指し示すマップ４０６を生成することができる。考えるに、このマップ４０６をユーザ（例．プロセスエンジニア等）に提示することで、観測された非対称性シグネチャをユーザが視認する助けとすることができる。
これに加え及び／又はこれに代え、マップ４０６をプロセス制御パラメタとして利用し、それをフィーフォワード又はフィードバックすることで、オーバレイ誤差の補正、根本原因分析、並びにプロセス制御最適化を実行することができる。例えば、ウェハ幾何を用いたウェハグルーピングのプロセスが、「オーバレイ誤差のフィードフォワード及びフィードバック補正、根本原因分析並びにプロセス制御のための統計的オーバレイ誤差予測」(Statistical Overlay Error Prediction for Feed Forward and Feedback Correction of Overlay Errors, Root Cause Analysis and Process Control)と題しこの参照を以てその全容が本願に繰り入れられる２０１４年３月２０日付米国特許出願第１４／２２０６６５号に記載されている。考えるに、ウェハ幾何を用いウェハを様々なウェハグループに分類するのに代え（又は加え）、非対称性マップを利用することでも、その分類プロセスを遜色なく実行することができる。考えるに、非対称性マップに基づくグルーピングはグルーピングの正確性を改善する助力となりえ、ひいてはオーバレイ誤差の補正、根本原因分析、並びにプロセス制御最適化を改善する助力となりうる。
図５は、パターン化ウェハ幾何計測を用いプロセス誘起非対称シグネチャを検出、定量及び制御するよう構成された検出システム５００を示すブロック図である。本検出システム５００には、所与ウェハ５０４のウェハ幾何を計測するよう構成されたウェハ幾何ツール５０２を具備させることができる。本検出システム５００には、そのウェハ幾何ツール５０２と通信するプロセッサ５０６をも具備させることができる。そのプロセッサ５０６は、上述した様々な分析方法を実行するよう構成することができる。考えるに、プロセッサ５０６は、スタンドアロン処理デバイスとしてもウェハ幾何ツール５０２の埋込／集積部材としても実現することができる。これもまた考えるに、プロセッサ５０６の出力を諸プロセスツール５０８に供給し、オーバレイ誤差の補正、根本原因分析、並びにプロセス制御最適化を上述の如く行わせることができる。
考えるに、本件開示に係るシステム及び方法によりもたらされる長所は様々な用途で是認されうるものである。非対称性の検出及び定量双方をどの所与処理工程でも実行しうること、並びに何らオーバレイデータを必要とせず純粋にウェハ幾何に基づき推定を実行しうることに、注目すべきである。実質的に無歪みなウェハ幾何計測結果をチャック無しで且つ高空間分解能設定にて得られるので、かなり低レートな空間サンプリングしか可能でない従来の真空チャック使用型リソグラフィスキャナに比べ、非対称性推定の正確性を改善しうることにも、注目すべきである。
考えるに、上掲の例のうち幾つかにてある特定のプロセスツールに言及しているが、本件開示に係るシステム及び方法は他種プロセスツールにも適用可能で、その場合も高分解能計測による利益を享受しうるのであり、それにより本件開示の神髄及び技術的範囲から離隔するわけではない。加えて、考えるに、本件開示にて用いられている語「ウェハ」は、集積回路その他のデバイスの製造に当たり用いられる半導体素材薄片のみならず、他の研磨薄板例えば磁気ディスク基板、ゲージブロック等をも包含しうる語である。
本願記載の方法は、様々なウェハ幾何計測ツールにて、１個又は複数個のプロセッサにより実行される命令群として実現すること、また単一の生産装置内で及び／又は複数個の生産装置を過ぎり実行することが可能である。更に、本願記載の方法における諸ステップの具体的な順序や階層性が例示的手法の例示であることをご理解頂けよう。ご理解頂けるように、同方法における諸ステップの具体的な順序や階層性は設計上の嗜好に基づき配置換えすることが可能であり、そうしたものも本件開示の技術的範囲及び神髄の枠内に留まるものである。別項の方法請求項では諸ステップの構成要素が見本的順序で提示されているのであり、提示されている具体的な順序又は階層性への限定を必ずしも意図していない。
思うに、本件開示のシステム及び方法及びそれに付随する長所の多くを上掲の記述によってご理解頂けるであろうし、被開示主題から離隔することなく又はその主要な長所を全て損なうことなく構成部材の形態、構成及び配置に様々な変形を施しうることは明らかであろう。記述されている形態は単なる説明用のものである。

Claims (25)

  1. ウェハが製造プロセスに供される前にそのウェハの第１組のウェハ幾何計測結果(wafer geometry measurements)を取得するステップと、
    上記製造プロセスの後に上記ウェハの第２組のウェハ幾何計測結果を取得するステップと、
    第１組のウェハ幾何計測結果及び第２組のウェハ幾何計測結果に基づき幾何変化マップ(geometry-change map)を算出するステップと、
    上記製造プロセスによってウェハ幾何に誘起された非対称成分を検出すべく幾何変化マップを分析するステップと、
    上記製造プロセスによって誘起された非対称オーバレイ誤差を、ウェハ幾何にて検出された上記非対称成分に基づき推定するステップと、
    を有する方法。
  2. 請求項１記載の方法であって、上記分析ステップが、更に、
    幾何変化マップに少なくとも部分的に基づき上記ウェハの面内歪みを算出するステップと、
    上記ウェハの面内歪みから対称成分を除去することで濾過面内歪みマップ(filtered in-plane distortion map)を生成するステップと、
    濾過面内歪みマップに少なくとも部分的に基づき上記非対称成分を検出するステップと、
    を含む方法。
  3. 請求項２記載の方法であって、更に、
    第１組のウェハ幾何計測結果及び第２組のウェハ幾何計測結果に基づき局所形状曲率マップ(local shape curvature map)を生成するステップと、
    局所形状曲率マップに少なくとも部分的に基づき上記非対称成分を検出するステップと、
    を有する方法。
  4. 請求項３記載の方法であって、上記非対称成分検出ステップが、更に、
    局所形状曲率マップから対称成分を除去することで濾過局所形状曲率マップ(filtered local shape curvature map)を生成するステップと、
    濾過局所形状曲率マップに少なくとも部分的に基づき上記非対称成分を検出するステップと、
    を含む方法。
  5. 請求項４記載の方法であって、更に、
    オーバレイに対する上記非対称成分の影響を定量するステップを有する方法。
  6. 請求項５記載の方法であって、上記定量ステップが、更に、
    局所形状曲率マップ内に含まれる非対称成分のウェイトに基づき非対称性因数(asymmetry factor)を特定するステップと、
    上記ウェハの面内歪みの規模を判別するステップと、
    オーバレイに対する上記非対称成分の影響を、非対称性因数と上記ウェハの面内歪みの規模との積に基づき定量するステップと、
    を含む方法。
  7. 請求項６記載の方法であって、更に、
    濾過面内歪みマップ、濾過局所形状曲率マップ、並びにオーバレイに対する上記非対称成分の影響、のうち少なくとも１個に基づき、上記ウェハを複数個のウェハグループのうち１個へと分類するステップを有する方法。
  8. 請求項６記載の方法であって、更に、
    上記製造プロセスを実行した製造プロセスツールを制御するフィードバック制御手段に、濾過面内歪みマップ、濾過局所形状曲率マップ、並びにオーバレイに対する上記非対称成分の影響、のうち少なくとも１個を通知するステップを、有する方法。
  9. 請求項６記載の方法であって、更に、
    後続の製造プロセスツールを制御するフィードフォワード制御手段に、濾過面内歪みマップ、濾過局所形状曲率マップ、並びにオーバレイに対する上記非対称成分の影響、のうち少なくとも１個を通知するステップを、有する方法。
  10. ウェハが製造プロセスに供される前にそのウェハの第１組のウェハ幾何計測結果を取得するステップと、
    上記製造プロセスの後に上記ウェハの第２組のウェハ幾何計測結果を取得するステップと、
    第１組のウェハ幾何計測結果及び第２組のウェハ幾何計測結果に基づき幾何変化マップを算出するステップと、
    幾何変化マップに少なくとも部分的に基づき上記ウェハの面内歪みマップ及び局所形状曲率マップのうち少なくとも一方を生成するステップと、
    上記ウェハの面内歪みマップ及び局所形状曲率マップのうち少なくとも一方に少なくとも部分的に基づきプロセス誘起非対称成分(process-induced asymmetric component)を検出するステップと、
    を有する方法。
  11. 請求項１０記載の方法であって、上記プロセス誘起非対称成分検出ステップが、更に、
    局所形状曲率マップから対称成分を除去することで濾過局所形状曲率マップを生成するステップと、
    濾過局所形状曲率マップに少なくとも部分的に基づきプロセス誘起非対称成分を検出するステップと、
    を含む方法。
  12. 請求項１１記載の方法であって、更に、
    オーバレイに対するプロセス誘起非対称成分の影響を定量するステップを有する方法。
  13. 請求項１２記載の方法であって、オーバレイに対するプロセス誘起非対称成分の影響を定量する上記ステップが、更に、
    局所形状曲率マップ内に含まれる非対称成分のウェイトに基づき非対称性因数を特定するステップと、
    第１組のウェハ幾何計測結果及び第２組のウェハ幾何計測結果に基づき高周波因数(high-frequency factor)を特定するステップと、
    オーバレイに対するプロセス誘起非対称成分の影響を、非対称性因数と高周波因数との積に基づき定量するステップと、
    を含む方法。
  14. 請求項１３記載の方法であって、上記高周波因数が上記ウェハの面内歪みの規模を含む方法。
  15. 請求項１２記載の方法であって、更に、
    オーバレイに対するプロセス誘起非対称成分の影響を、上記製造プロセスを実行した製造プロセスツールを制御するフィードバック制御手段に通知するステップを、有する方法。
  16. 請求項１２記載の方法であって、更に、
    オーバレイに対するプロセス誘起非対称成分の影響を、後続の製造プロセスツールを制御するフィードフォワード制御手段に通知するステップを、有する方法。
  17. ウェハが製造プロセスに供される前にそのウェハの第１組のウェハ幾何計測結果を取得するよう、且つその製造プロセスの後にそのウェハの第２組のウェハ幾何計測結果を取得するよう、構成された幾何計測ツールと、
    上記幾何計測ツールと通信するプロセッサと、
    を備え、上記プロセッサが、
    第１組のウェハ幾何計測結果及び第２組のウェハ幾何計測結果に基づき幾何変化マップを算出するよう、
    上記製造プロセスによってウェハ幾何に誘起された非対称成分を検出すべく幾何変化マップを分析するよう、且つ
    上記製造プロセスによって誘起された非対称オーバレイ誤差を、ウェハ幾何にて検出された上記非対称成分に基づき推定するよう、
    構成されているシステム。
  18. 請求項１７記載のシステムであって、上記プロセッサが、更に、
    幾何変化マップに少なくとも部分的に基づき上記ウェハの面内歪みを算出するよう、
    上記ウェハの面内歪みから対称成分を除去することで濾過面内歪みマップを生成するよう、且つ
    濾過面内歪みマップに少なくとも部分的に基づき上記非対称成分を検出するよう、
    構成されているシステム。
  19. 請求項１８記載のシステムであって、上記プロセッサが、更に、
    第１組のウェハ幾何計測結果及び第２組のウェハ幾何計測結果に基づき局所形状曲率マップを生成するよう、且つ
    局所形状曲率マップに少なくとも部分的に基づき上記非対称成分を検出するよう、
    構成されているシステム。
  20. 請求項１９記載のシステムであって、上記プロセッサが、更に、
    局所形状曲率マップから対称成分を除去することで濾過局所形状曲率マップを生成するよう、且つ
    濾過局所形状曲率マップに少なくとも部分的に基づき上記非対称成分を検出するよう、
    構成されているシステム。
  21. 請求項２０記載のシステムであって、上記プロセッサが、更に、
    オーバレイに対する上記非対称成分の影響を定量するよう、構成されているシステム。
  22. 請求項２１記載のシステムであって、上記プロセッサが、更に、
    局所形状曲率マップ内に含まれる非対称成分のウェイトに基づき非対称性因数を特定するよう、
    上記ウェハの面内歪みの規模を判別するよう、且つ
    オーバレイに対する上記非対称成分の影響を、非対称性因数と上記ウェハの面内歪みの規模との積に基づき定量するよう、
    構成されているシステム。
  23. 請求項２２記載のシステムであって、上記プロセッサが、更に、
    濾過面内歪みマップ、濾過局所形状曲率マップ、並びにオーバレイに対する上記非対称成分の影響、のうち少なくとも１個に基づき、上記ウェハを複数個のウェハグループのうち１個へと分類するよう、構成されているシステム。
  24. 請求項２２記載のシステムであって、上記プロセッサが、更に、
    上記製造プロセスを実行した製造プロセスツールを制御するフィードバック制御手段に、濾過面内歪みマップ、濾過局所形状曲率マップ、並びにオーバレイに対する上記非対称成分の影響、のうち少なくとも１個を通知するよう、構成されているシステム。
  25. 請求項２２記載のシステムであって、上記プロセッサが、更に、
    後続の製造プロセスツールを制御するフィードフォワード制御手段に、濾過面内歪みマップ、濾過局所形状曲率マップ、並びにオーバレイに対する上記非対称成分の影響、のうち少なくとも１個を通知するよう、構成されているシステム。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170199511A1 (en) * 2016-01-12 2017-07-13 Globalfoundries Inc. Signal detection metholodogy for fabrication control
JP7164289B2 (ja) * 2016-09-05 2022-11-01 東京エレクトロン株式会社 半導体プロセッシング中のオーバレイを制御するための湾曲を制御する応力の位置特定チューニング
EP3441819A1 (en) * 2017-08-07 2019-02-13 ASML Netherlands B.V. Computational metrology
KR102352673B1 (ko) * 2017-08-07 2022-01-17 에이에스엠엘 네델란즈 비.브이. 컴퓨테이션 계측법
US11282695B2 (en) 2017-09-26 2022-03-22 Samsung Electronics Co., Ltd. Systems and methods for wafer map analysis
KR102582989B1 (ko) * 2018-01-24 2023-09-25 에이에스엠엘 네델란즈 비.브이. 컴퓨테이션 계측법 기반 샘플링 스킴
US10585049B2 (en) * 2018-03-10 2020-03-10 Kla-Tencor Corporation Process-induced excursion characterization
US11454949B2 (en) * 2018-03-28 2022-09-27 Kla Corporation Auto-correlation of wafer characterization data and generation of composite wafer metrics during semiconductor device fabrication
US11164768B2 (en) 2018-04-27 2021-11-02 Kla Corporation Process-induced displacement characterization during semiconductor production
CN112334764B (zh) * 2018-06-21 2024-05-24 东京毅力科创株式会社 基片的缺陷检查方法、存储介质和基片的缺陷检查装置
US11300889B2 (en) 2018-08-22 2022-04-12 Asml Netherlands B.V. Metrology apparatus
US11393118B2 (en) 2019-06-18 2022-07-19 Kla Corporation Metrics for asymmetric wafer shape characterization
US11637043B2 (en) * 2020-11-03 2023-04-25 Applied Materials, Inc. Analyzing in-plane distortion
FI20215699A1 (en) * 2021-06-15 2022-12-16 Elisa Oyj Monitoring and controlling the semiconductor manufacturing process

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007102484A1 (ja) * 2006-03-07 2007-09-13 Nikon Corporation デバイス製造方法、デバイス製造システム及び測定検査装置
JP2010529659A (ja) * 2007-05-30 2010-08-26 ケーエルエー−テンカー・コーポレーション 応力ならびにオーバーレイのフィードフォーワード、及び／または、フィードバック・リソグラフィック・プロセス制御
JP2013535819A (ja) * 2010-07-19 2013-09-12 エーエスエムエル ネザーランズ ビー．ブイ． オーバレイ誤差を決定する方法及び装置
US20150120216A1 (en) * 2013-10-29 2015-04-30 Kla-Tencor Corporation Process-Induced Distortion Prediction and Feedforward and Feedback Correction of Overlay Errors

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6077756A (en) * 1998-04-24 2000-06-20 Vanguard International Semiconductor Overlay target pattern and algorithm for layer-to-layer overlay metrology for semiconductor processing
WO2002065545A2 (en) * 2001-02-12 2002-08-22 Sensys Instruments Corporation Overlay alignment metrology using diffraction gratings
TW530336B (en) * 2001-08-21 2003-05-01 Asml Masktools Bv Lithographic method and lithographic apparatus
US7061627B2 (en) * 2002-03-13 2006-06-13 Therma-Wave, Inc. Optical scatterometry of asymmetric lines and structures
US6928628B2 (en) * 2002-06-05 2005-08-09 Kla-Tencor Technologies Corporation Use of overlay diagnostics for enhanced automatic process control
US7111256B2 (en) * 2002-06-05 2006-09-19 Kla-Tencor Technologies Corporation Use of overlay diagnostics for enhanced automatic process control
US6838217B1 (en) * 2002-06-06 2005-01-04 Taiwan Semiconductor Manufacturing Company Define overlay dummy pattern in mark shielding region to reduce wafer scale error caused by metal deposition
CN1495540B (zh) * 2002-09-20 2010-08-11 Asml荷兰有限公司 利用至少两个波长的光刻系统的对准系统和方法
JP2005175329A (ja) * 2003-12-15 2005-06-30 Canon Inc 研磨方法及び装置
US7018855B2 (en) * 2003-12-24 2006-03-28 Lam Research Corporation Process controls for improved wafer uniformity using integrated or standalone metrology
US7418353B2 (en) 2004-10-12 2008-08-26 Wisconsin Alumni Research Foundation Determining film stress from substrate shape using finite element procedures
EP1851507B1 (en) 2005-02-25 2018-09-26 Nanometrics Incorporated Methods and systems for determining overlay error based on target image symmetry
WO2007086511A1 (ja) * 2006-01-30 2007-08-02 Nikon Corporation 処理条件決定方法及び装置、表示方法及び装置、処理装置、測定装置及び露光装置、基板処理システム、並びにプログラム及び情報記録媒体
US7656518B2 (en) * 2007-03-30 2010-02-02 Asml Netherlands B.V. Method of measuring asymmetry in a scatterometer, a method of measuring an overlay error in a substrate and a metrology apparatus
US7873585B2 (en) * 2007-08-31 2011-01-18 Kla-Tencor Technologies Corporation Apparatus and methods for predicting a semiconductor parameter across an area of a wafer
DE102007046850B4 (de) * 2007-09-29 2014-05-22 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zum Bestimmen einer Überlagerungsgenauigkeit
FR2931292A1 (fr) * 2008-05-15 2009-11-20 St Microelectronics Rousset Procede de controle en temps reel de la fabrication de circuits integres a l'aide de structures de controle localisees dans l'espace modele opc
US7951615B2 (en) * 2009-04-01 2011-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for implementing multi-resolution advanced process control
WO2010145951A2 (en) * 2009-06-17 2010-12-23 Asml Netherlands B.V. Method of overlay measurement, lithographic apparatus, inspection apparatus, processing apparatus and lithographic processing cell
US8525993B2 (en) * 2009-10-07 2013-09-03 Nanometrics Incorporated Scatterometry measurement of asymmetric structures
NL2005459A (en) * 2009-12-08 2011-06-09 Asml Netherlands Bv Inspection method and apparatus, and corresponding lithographic apparatus.
US9140998B2 (en) * 2010-11-12 2015-09-22 Asml Netherlands B.V. Metrology method and inspection apparatus, lithographic system and device manufacturing method
WO2012062501A1 (en) * 2010-11-12 2012-05-18 Asml Netherlands B.V. Metrology method and apparatus, and device manufacturing method
US9354526B2 (en) 2011-10-11 2016-05-31 Kla-Tencor Corporation Overlay and semiconductor process control using a wafer geometry metric
US9512397B2 (en) * 2012-03-21 2016-12-06 Shengyuan Yang Micro and nano scale structures disposed in a material so as to present micrometer and nanometer scale curvature and stiffness patterns for use in cell and tissue culturing and in other surface and interface applications
NL2010717A (en) * 2012-05-21 2013-11-25 Asml Netherlands Bv Determining a structural parameter and correcting an asymmetry property.
KR101664962B1 (ko) * 2012-05-29 2016-10-11 에이에스엠엘 네델란즈 비.브이. 오버레이를 보정하기 위한 정렬 마크들의 유용도를 결정하는 방법, 및 리소그래피 장치 및 오버레이 측정 시스템의 조합
US9430593B2 (en) 2012-10-11 2016-08-30 Kla-Tencor Corporation System and method to emulate finite element model based prediction of in-plane distortions due to semiconductor wafer chucking
US8998678B2 (en) * 2012-10-29 2015-04-07 Wayne O. Duescher Spider arm driven flexible chamber abrading workholder
US9087176B1 (en) 2014-03-06 2015-07-21 Kla-Tencor Corporation Statistical overlay error prediction for feed forward and feedback correction of overlay errors, root cause analysis and process control
KR102025214B1 (ko) * 2015-02-04 2019-09-25 에이에스엠엘 네델란즈 비.브이. 계측 방법 및 장치, 컴퓨터 프로그램 및 리소그래피 시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007102484A1 (ja) * 2006-03-07 2007-09-13 Nikon Corporation デバイス製造方法、デバイス製造システム及び測定検査装置
JP2010529659A (ja) * 2007-05-30 2010-08-26 ケーエルエー−テンカー・コーポレーション 応力ならびにオーバーレイのフィードフォーワード、及び／または、フィードバック・リソグラフィック・プロセス制御
JP2013535819A (ja) * 2010-07-19 2013-09-12 エーエスエムエル ネザーランズ ビー．ブイ． オーバレイ誤差を決定する方法及び装置
US20150120216A1 (en) * 2013-10-29 2015-04-30 Kla-Tencor Corporation Process-Induced Distortion Prediction and Feedforward and Feedback Correction of Overlay Errors

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