JP6650889B2 - 半導体プロセス制御のためのパターン付ウェハ形状測定 - Google Patents
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Description
Claims (29)
- 加工ツールにより誘導された平坦度のエラーを分析する方法において、
ウェハ表面のウェハ形状測定値を取得するステップと、
ウェハ表面のウェハ形状測定値の中の正面側ウェハ表面特徴を特定するステップと、
ウェハ表面のウェハ形状測定値の中の背面側ウェハ表面特徴を特定するステップと、
ウェハ表面のウェハ形状測定値の中の正面側ウェハ表面特徴により誘導された正面側平坦度エラーを、ウェハ表面のウェハ形状測定値の中の背面側ウェハ表面特徴により誘導された背面側平坦度エラーから分離するステップと、
加工ツールに対応する特徴の有無を確認することで、正面側平坦度エラーおよび背面側平坦度エラーのうち少なくとも一方が加工ツールにより誘導されたか否かを判断するステップと、
を含むことを特徴とする方法。 - 請求項1に記載の方法において、
ウェハ表面のウェハ形状測定値は、加工ツールによってウェハを加工する前に取得される第1のウェハ表面のウェハ形状測定値であり、
ウェハ表面のさらなるウェハ形状測定値は、加工ツールによってウェハを加工した後に取得される
ことを特徴とする方法。 - 請求項2に記載の方法において、
正面側ウェハ表面特徴が、加工ツールを使ってウェハを加工する前と後に取得された正面側高さ測定値に基づいて特定され、背面側ウェハ表面特徴が、加工ツールを使ってウェハを加工する前と後に取得された背面側高さ測定値に基づいて特定されることを特徴とする方法。 - リソグラフィフォーカスエラーを制御する方法において、
リソグラフィスキャニングの前に、ウェハ表面のウェハ形状測定値を取得するステップと、
ウェハ表面のウェハ形状測定値から少なくとも1つのウェハ平坦度エラーを特定するステップであって、
少なくとも1つのリソグラフィチャックにより誘導された平坦度エラーを推定するステップと、
少なくとも1つのリソグラフィチャックにより誘導された平坦度エラーと、ウェハ形状測定値に含まれるウェハ平坦度測定値に基づいて全体のウェハ平坦度エラーを計算するステップと、
を含むステップと、
リソグラフィスキャニング中にその少なくとも1つのウェハ平坦度エラーを補償するための補正が過剰又は不足の何れかにならないようにリソグラフィスキャナを制御するステップと、
を含むことを特徴とする方法。 - 請求項4に記載の方法において、
少なくとも1つのリソグラフィチャックにより誘導された平坦度エラーは、チャックで支持されていない状態で測定された参照ウェハのウェハ形状を、参照ウェハがチャックで支持されている状態でリソグラフィスキャナから得られた参照ウェハの水平化マップから差し引くことによって推定されることを特徴とする方法。 - 請求項4に記載の方法において、
リソグラフィスキャニングの後にフォーカスエラーとクリティカルディメンション均一性のうちの少なくとも一方を取得するステップをさらに含むことを特徴とする方法。 - 請求項6に記載の方法において、
前記リソグラフィスキャナを制御するステップがリソグラフィスキャニング中に少なくとも1つのウェハ平坦度エラーを補償する有効性を、リソグラフィスキャニングの後に得られたフォーカスエラーとクリティカルディメンション均一性のうちの前記少なくとも一方に基づいて判断するステップと、
リソグラフィフォーカスを、リソグラフィスキャニングの後に得られたフォーカスエラーとクリティカルディメンション均一性のうちの前記少なくとも一方に基づいて調整するステップと、
をさらに含むことを特徴とする方法。 - 請求項4に記載の方法において、
少なくとも1つのウェハ平坦度エラーを特定するステップは、
ウェハレベルの厚さばらつきマップを取得するステップと、
ウェハレベルの厚さばらつきマップを複数の均一な大きさの区画に分割するステップと、
複数の区画の中の各区画を個別に水平化するステップと、
各区画を複数の長方形領域にさらに分割するステップであって、各長方形領域がリソグラフィスキャナのスリットサイズに概して対応する、ステップと、
複数の区画の中の各区画の複数の長方形領域の中の各長方形領域を個別に水平化するステップと、
複数の区画の中の各区画の複数の長方形領域を組み合わせて、ウェハ全体の測定値メトリクスを取得するステップと、
を含むことを特徴とする方法。 - 請求項8に記載の方法において、
複数の区画の中の各区画を個別に水平化するステップは、各区画への単独の最小二乗平面のフィッティングを行うステップを含むことを特徴とする方法。 - 請求項8に記載の方法において、
複数の区画の中の各区画の複数の長方形領域の中の各長方形領域を個別に水平化するステップは、各長方形領域への単独の最小二乗平面のフィッティングを行うステップを含むことを特徴とする方法。 - 請求項8に記載の方法において、
測定メトリクスは平坦度測定メトリクスを含むことを特徴とする方法。 - 請求項11に記載の方法において、
区画平坦度平均値を、組み合わせたウェハ全体の平坦度測定メトリクスに基づいて計算するステップをさらに含むことを特徴とする方法。 - 請求項12に記載の方法において、
区画平坦度平均値を、組み合わせたウェハ全体の平坦度測定メトリクスから差し引くことにより、区画間ばらつきを得るステップをさらに含むことを特徴とする方法。 - 請求項13に記載の方法において、
区画間ばらつきをフィードバックコントロールとして提供することによって、加工ツールにより誘導される平坦度エラーを削減するステップをさらに含むことを特徴とする方法。 - パターン付ウェハ形状測定ツールと、
命令セットを実行可能に構成される1つ又は複数のプロセッサと、を備え、
前記命令セットが、前記1つ又は複数のプロセッサに、
ウェハ表面のウェハ形状測定値を、リソグラフィスキャニングの前に、前記パターン付ウェハ形状測定ツールから取得させ、
ウェハ表面のウェハ形状測定値から少なくとも1つのウェハ平坦度エラーを特定させ、
リソグラフィスキャニング中にその少なくとも1つのウェハ平坦度エラーを補償するための補正が過剰又は不足の何れかにならないようにリソグラフィスキャナを制御させる、
ように構成され、
前記1つ又は複数のプロセッサは、
少なくとも1つのリソグラフィチャックにより誘導された平坦度エラーを推定し、
少なくとも1つのリソグラフィチャックにより誘導された平坦度エラーと第一のウェハ平坦度測定値に基づいて全体のウェハ平坦度エラーを計算することで、少なくとも1つのウェハ平坦度エラーを特定することを特徴とするシステム。 - 請求項15に記載のシステムにおいて、
少なくとも1つのリソグラフィチャックにより誘導された平坦度エラーは、チャックで支持されていない状態で測定された参照ウェハのウェハ形状を、参照ウェハがチャックで支持されている状態でリソグラフィスキャナから得られた参照ウェハの水平化マップから差し引くことによって推定されることを特徴とするシステム。 - 請求項15に記載のシステムにおいて、
前記1つ又は複数のプロセッサは、さらに、リソグラフィスキャニングの後にフォーカスエラーとクリティカルディメンション均一性のうちの少なくとも一方を取得するように構成されることを特徴とするシステム。 - 請求項17に記載のシステムにおいて、
前記1つ又は複数のプロセッサは、さらに、
リソグラフィスキャニングの後に得られたフォーカスエラーとクリティカルディメンション均一性のうちの前記少なくとも一方に基づいて、リソグラフィスキャニング中に少なくとも1つのウェハ平坦度エラーを補償するようにリソグラフィスキャナを制御することの有効性を判断し、かつ、
リソグラフィスキャニングの後に得られたフォーカスエラーとクリティカルディメンション均一性のうちの前記少なくとも一方に基づいてリソグラフィフォーカスを調整するように構成されることを特徴とするシステム。 - 請求項15に記載のシステムにおいて、
前記1つ又は複数のプロセッサは、さらに、
ウェハレベルの厚さばらつきマップを取得し、
ウェハレベルの厚さばらつきマップを大きさが均一である複数の区画に分割し、
複数の区画の中の各区画を個別に水平化し、
分割された各区画を、リソグラフィスキャナのスリットサイズに概して対応する複数の長方形領域にさらに分割し、
複数の区画の中の各区画に対して、複数の長方形領域の中の各長方形領域を個別に水平化し、
複数の区画の中の各区画における複数の長方形領域を組み合わせて、ウェハ全体の測定値メトリクスを取得することで、
前記少なくとも1つのウェハ平坦度エラーを特定することを特徴とするシステム。 - 請求項19に記載のシステムにおいて、
各区画を個別に水平化することは、各区画への単独の最小二乗平面のフィッティングを含むことを特徴とするシステム。 - 請求項19に記載のシステムにおいて、
各長方形領域を個別に水平化することは、各長方形領域への単独の最小二乗平面のフィッティングを含むことを特徴とするシステム。 - 請求項19に記載のシステムにおいて、
測定メトリクスは、平坦度測定メトリクスを含むことを特徴とするシステム。 - 請求項22に記載のシステムにおいて、
前記1つ又は複数のプロセッサは、さらに、
区画平坦度平均値を、組み合わせたウェハ全体の平坦度測定メトリクスに基づいて計算するように構成されることを特徴とするシステム。 - 請求項23に記載のシステムにおいて、
前記1つ又は複数のプロセッサは、さらに、
区画平坦度平均値を、組み合わせたウェハ全体の平坦度測定メトリクスから差し引くことにより、区画間ばらつきを得るように構成されることを特徴とするシステム。 - 請求項24に記載のシステムにおいて、
前記1つ又は複数のプロセッサは、さらに、
区画間ばらつきをフィードバックコントロールとして提供することによって、加工ツールにより誘導される平坦度エラーを削減するように構成されることを特徴とするシステム。 - ウェハ研磨プロセスをモニタおよび制御する方法において、
ウェハの研磨プロセスの前に、ウェハ表面のウェハ形状測定値の第一の集合を取得するステップであって、ウェハ形状測定値の第一の集合が第一の正面側高さ測定値、第一の背面側高さ測定値、および第一のウェハ平坦度測定値を含む、ステップと、
ウェハのためのウェハ研磨プロセスを最適化するステップであって、ウェハの領域ごとに異なる圧力レベルを割り当てて、目標の平坦状態を実現し、ウェハの目標の平坦状態がウェハ研磨プロセス前に取得した第一の正面側高さ測定値、第一の背面側高さ測定値、および第一のウェハ平坦度測定値に基づいて計算される、ステップと、
最適化されたウェハ研磨プロセスに基づき割り当てられた圧力レベルでウェハに圧力をかけた状態でウェハを研磨するステップと、
ウェハ研磨プロセスの後に、ウェハ表面のウェハ形状測定値の第二の集合を取得するステップであって、ウェハ形状測定値の第二の集合が第二の正面側高さ測定値、第二の背面側高さ測定値、および第二のウェハ平坦度測定値を含む、ステップと、
ウェハ研磨プロセスの後に取得した第二のウェハ平坦度測定値と、計算された目標の平坦状態とを比較するステップと、
比較に基づくフィードバック制御を用いてウェハ研磨プロセスを調整するステップと、
を含むことを特徴とする方法。 - 請求項26に記載の方法において、
第一の正面側高さ測定値を第二の正面側高さ測定値と比較し、第一の背面側高さ測定値を第二の背面側高さ測定値と比較するステップと、
ウェハ研磨プロセスによって誘導されたウェハ形状ばらつきを評価するステップと、
をさらに含むことを特徴とする方法。 - 請求項27に記載の方法において、
ウェハ形状ばらつきがウェハ研磨プロセスにより誘導された場合に、ウェハ研磨プロセスを調整するステップをさらに含むことを特徴とする方法。 - 請求項26に記載の方法において、
ウェハ研磨プロセスは、化学機械研磨を含むことを特徴とする方法。
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JP2000094301A (ja) * | 1998-09-22 | 2000-04-04 | Canon Inc | 基板研磨方法および基板研磨装置 |
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US6859260B2 (en) * | 2001-04-25 | 2005-02-22 | Asml Holding N.V. | Method and system for improving focus accuracy in a lithography system |
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JP4464033B2 (ja) * | 2002-06-13 | 2010-05-19 | 信越半導体株式会社 | 半導体ウエーハの形状評価方法及び形状評価装置 |
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JP2006300676A (ja) * | 2005-04-19 | 2006-11-02 | Nikon Corp | 平坦度異常検出方法及び露光装置 |
US8111376B2 (en) * | 2007-05-30 | 2012-02-07 | Kla-Tencor Corporation | Feedforward/feedback litho process control of stress and overlay |
US8768665B2 (en) * | 2010-01-08 | 2014-07-01 | Kla-Tencor Technologies Corporation | Site based quantification of substrate topography and its relation to lithography defocus and overlay |
JP2011249627A (ja) * | 2010-05-28 | 2011-12-08 | Toshiba Corp | 半導体ウェーハのパターン露光方法 |
US9087176B1 (en) * | 2014-03-06 | 2015-07-21 | Kla-Tencor Corporation | Statistical overlay error prediction for feed forward and feedback correction of overlay errors, root cause analysis and process control |
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