CN107622778A - 配置为与多模组存储器接口的接口电路 - Google Patents

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Abstract

接口电路可以包括第一FIFO电路和第二FIFO电路。第一FIFO电路可以基于第一采样信号和第二采样信号产生第一输出数据。第二FIFO电路可以基于第三采样信号和第四采样信号产生第二输出数据。第一FIFO电路和第二FIFO电路可以交叉复位。

Description

配置为与多模组存储器接口的接口电路
相关申请的交叉引用
本申请要求于2016年7月13日在韩国知识产权局提交的韩国专利申请第10-2016-0088684号的优先权，其内容通过引用整体并入本文。
技术领域
本文公开的发明构思的实施例涉及接口电路，并且更具体地，涉及被配置为与多模组存储器(multi-rank memory)接口的接口电路。
背景技术
半导体存储设备可以分为易失性存储设备和非易失性存储设备。易失性半导体存储设备的读取和写入速度可以是快速的，但是当电源电压中断时存储在其中的数据可能消失。相反，即使电源电压中断，非易失性半导体存储设备也可以保持存储在其中的数据。具体地，诸如动态随机存取存储器(DRAM)的易失性存储器设备可以具有快速的读取和写入速度。因此，DRAM或DRAM模块可以用作例如固态驱动器(SSD)的数据存储设备、或者用作计算系统的主存储器。
随着对高容量存储器的需求的增加，多模组存储器设备的使用可能增加。然而，在多模组存储器中，由于针对各个模组布置的管芯(die)可能彼此不同，因此可能难以校准从多模组存储器读取的数据的偏斜。即使当从多模组存储器读取的数据的偏斜可以是可调节的时，也可能发生在其中读取数据的有效窗口的大小被减小的问题。这也可能导致严重的问题，诸如读取失败。此外，多模组存储器的高容量可能导致执行与多模组存储器接口的接口电路的吞吐量的增加。因此，接口电路的功耗可能增加。
发明内容
本发明构思的实施例可以提供被配置为与多模组存储器接口的接口电路。
根据本发明构思的一些实施例，提供了接口电路。接口电路可以包括第一FIFO电路，其被配置为响应于第一参考信号的第一边沿从第一采样信号产生多块第一并行数据，响应于第二参考信号的第二边沿从第二采样信号产生多块第二并行数据，并且响应于基于通过对第一参考信号分频产生的第一分频信号产生的第一选择信号，从多块第一并行数据和多块第二并行数据产生第一输出数据。接口电路可以包括第二FIFO电路，其被配置为响应于第二参考信号的第一边沿从第三采样信号产生多块第三并行数据，响应于第二参考信号的第二边沿从第四采样信号产生多块第四并行数据，并响应于基于通过对第二参考信号分频产生的第二分频信号产生的第二选择信号，从多块第三并行数据和多块第四并行数据产生第二输出数据。第二FIFO电路可以被配置为在第一输出数据从第一FIFO电路输出之前由第一分频信号复位。第一FIFO电路可以被配置为在第二输出数据从第二FIFO电路输出之前由第二分频信号复位。
根据本发明构思的一些实施例，提供了接口电路。接口电路可以包括采样电路，其被配置为通过相应响应于数据选通信号的第一边沿和第二边沿对数据信号的逻辑状态进行采样来产生第一采样结果和第二采样结果。接口电路可以包括被配置为延迟数据选通信号的延迟电路。接口电路可以包括FIFO电路，其被配置为响应于延迟的数据选通信号的第一边沿从第一采样结果产生多块第一并行数据，并响应于延迟的数据选通信号的第二边沿从第二采样结果产生多块第二并行数据。FIFO电路可以被进一步配置为响应于根据延迟的数据选通信号产生的选择信号，从多块第一并行数据和多块第二并行数据产生输出数据。选择信号的频率可以低于延迟的数据选通信号的频率。
根据本发明构思的一些实施例，提供了接口电路。接口电路可以包括第一FIFO电路，其被配置为通过使用第一参考信号以FIFO方式处理多块第一输入数据，并且对第一参考信号分频以产生第一分频信号。接口电路可以包括第二FIFO电路，其被配置为通过使用第二参考信号以FIFO方式处理多块第二输入数据，并且对第二参考信号分频以产生第二分频信号。第二FIFO电路可以被配置为在第一输出数据从第一FIFO电路输出之前由第一分频信号复位。第一FIFO电路可以被配置为在第二输出数据从第二FIFO电路输出之前由第二分频信号复位。
根据本发明概念的一些实施例，提供接口电路。接口电路可以包括第一采样电路，其被配置为响应于第一数据选通信号而基于第一数据信号产生第一采样数据。接口电路可以包括第一分频器电路，其被配置为对第一数据选通信号分频以产生第一分频信号。第一分频信号的频率可以低于第一数据选通信号的频率。接口电路可以包括第一前端FIFO电路，其被配置为基于第一数据选通信号存储第一采样数据，并且还被配置为响应于第一选择信号从第一采样数据产生第一输出数据。第一选择信号可以基于第一分频信号产生。第一选择信号的频率可以低于第一数据选通信号的频率。接口电路可以包括后端FIFO电路，其被配置为基于第一分频信号存储第一输出数据。
附图说明
考虑到附图和所附的详细描述，本发明构思的实施例的上述和其它方面和特征将变得更加明显。
图1是示意性地示出根据本发明构思的一些实施例的存储设备的框图。
图2是示意性地详细示出根据本发明构思的一些实施例的图1所示的接口电路的框图。
图3是示意性地示出根据本发明构思的一些实施例的图2所示的采样电路的示例性配置的框图。
图4是示出根据本发明构思的一些实施例的图3所示的采样电路的操作的时序图。
图5是示意性地示出根据本发明构思的一些实施例的图2所示的第一FIFO电路的示例性配置的框图。
图6是示出根据本发明构思的一些实施例的图5所示的第一寄存器的操作的时序图。
图7是示出根据本发明构思的一些实施例的图5所示的第二寄存器的操作的时序图。
图8是示出根据本发明构思的一些实施例的图5所示的第一多路复用器和第二多路复用器的操作的时序图。
图9是示意性地详细示出根据本发明构思的一些实施例的图1所示的接口电路的框图。
图10是示意性地示出根据本发明构思的一些实施例的存储设备的框图。
图11是示出根据本发明构思的一些实施例的图10所示的接口电路的操作的时序图。
图12是示意性地示出根据本发明构思的一些实施例的接口电路的框图。
图13是示意性地示出根据本发明构思的一些实施例的图12所示的第一FIFO电路和第二FIFO电路的示例性配置的框图。
图14是示出根据本发明构思的一些实施例的图12所示的接口电路的操作的时序图。
图15是示意性地示出根据本发明构思的一些实施例的接口电路的框图。
具体实施方式
下面，可以详细并清楚地描述本发明构思的实施例到如此程度使得本领域的普通技术人员容易地实现本发明构思。
图1是示意性地示出根据本发明构思的一些实施例的存储设备的框图。参照图1，存储设备100可以包括存储器控制器110和存储器120。
存储器控制器110可以包括与存储器120接口的接口电路112。如果存储器控制器110从主机接收到读取请求，则存储器控制器110可以向存储器120提供读取命令CMD。可响应于读取命令CMD而从存储器120读取的数据信号DQ、以及数据选通信号DQS可提供到接口电路112。例如，接口电路112可通过多个输入/输出线接收多个数据信号DQ[k：1]。例如，接口电路112可以是被配置为从存储器120读取数据的读取接口电路。
接口电路112可以包括以不同于数据选通信号DQS的频率的频率操作的物理块。例如，接口电路112可以包括多级先进先出(FIFO)电路。FIFO电路可以以不同的频率操作。例如，布置在接口电路112的前级处的FIFO电路可以以相对高的频率操作，并且可以具有小容量或浅深度(shallow depth)。与此相反，布置在接口电路112的后级处的FIFO电路可以以相对低的频率操作，并且可以具有更大的容量或深的深度。
布置在接口电路112的后级处并且可以具有相对大的容量的FIFO电路的功耗可能对以多级形式实现的接口电路112的功耗具有很大影响。然而，根据一些实施例，接口电路112可以被配置为使得布置在接口电路112的后级处的FIFO电路以相对低的频率操作，由此降低接口电路112的功耗。
存储器120可以是易失性存储器。例如，存储器120可以包括DRAM单元并且可以用存储器模块来实现。在一些实施例中，存储器模块可以是双列直插存储器模块(DIMM)，并且可以由多个模组(rank)组成。例如，存储器模块可以用单列直插存储器模块(SIMM)、DIMM、小外形DIMM(SO-DIMM)、非缓冲DIMM(UDIMM)、完全缓冲DIMM(FBDIMM)、模组缓冲DIMM(RBDIMM)、负载减小的DIMM(LRDIMM)、迷你DIMM、微DIMM等。
图2是示意性地详细示出根据本发明构思的一些实施例的图1所示的接口电路的框图。接口电路200可以包括采样电路210、第一FIFO电路220和第二FIFO电路230。接口电路200还可以包括：延迟数据选通信号DQS的第一延迟链215以及延迟基于延迟的数据选通信号DQSd产生的信号WR的第二延迟链225。
采样电路210可响应于数据选通信号DQS而捕获从存储器120(参照图1)读取的数据信号DQ的逻辑状态(例如，“0”或“1”)，且可保持捕获的逻辑状态。上述操作可以被称为“锁存”。例如，采样电路210可以产生在数据选通信号DQS的第一边沿(例如，上升沿)处锁存的第一读取数据DQL(或第一采样结果)。例如，第一读取数据DQL可以包括构成数据信号的多块数据当中的奇数编号的多块数据。如上所述，采样电路210可以产生在数据选通信号DQS的第二边沿(例如，下降沿)处锁存的第二读取数据DQH(或第二采样结果)。例如，第二读取数据DQH可以包括构成数据信号的多块数据当中的偶数编号的多块数据。
第一延迟链215可以通过延迟数据选通信号DQS来产生延迟的数据选通信号DQSd。可以使用各种配置来延迟数据选通信号DQS。然而，这样的配置可以是公知的，因此可以省略其详细描述。
第一FIFO电路220可以通过使用延迟的数据选通信号DQSd来存储第一读取数据DQL和第二读取数据DQH。在一些实施例中，延迟的数据选通信号DQSd和数据选通信号DQS可以具有相同的频率“F”。例如，第一FIFO电路220可以在延迟的数据选通信号DQSd的第一边沿(例如，上升沿)处锁存第一读取数据DQL。锁存结果，即，从第一读取数据DQL产生的多块并行数据可以存储在第一FIFO电路220中。如上所述，第一FIFO电路220可以在延迟的数据选通信号DQSd的第二边沿(例如，下降沿)处锁存第二读取数据DQH。锁存结果，即，从第二读取数据DQH产生的多块并行数据可以存储在第一FIFO电路220中。
第一FIFO电路220可以通过对延迟的数据选通信号DQSd分频来产生信号WR。信号WR的频率可以低于数据选通信号DQS或延迟的数据选通信号DQSd的频率。第一FIFO电路220可以通过使用第一读取数据DQL和第二读取数据DQH来产生并行输出数据DOUT。例如，输出数据DOUT可以是以2n比特为单位输出的并行数据。这里，“n”可以是通过将延迟的数据选通信号DQSd的频率除以信号WR的频率而获得的值，即，分频比。由第一FIFO电路220产生的信号WR和输出数据DOUT可以被提供给第二FIFO电路230。
第二延迟链225可以通过延迟信号WR来产生延迟信号WRd。第二延迟链225的配置和功能可以类似于第一延迟链215的配置和功能，因此可以省略重复的描述。
第二FIFO电路230可以通过使用延迟信号WRd来存储输出数据DOUT。例如，第二FIFO电路230可以在延迟信号WR的第一边沿(例如，上升沿)或第二边沿(例如，下降沿)处锁存输出数据DOUT。例如，第二FIFO电路230的容量可以大于第一FIFO电路220的容量，和/或第二FIFO电路230的深度可以比第一FIFO电路220的深度更深。
例如，由于第二FIFO电路230被布置在接口电路200的后级处以输出读取数据，所以不仅第二FIFO电路230的容量可以大于第一FIFO电路220的容量，而且其深度也可以比第一FIFO电路220更深。这意味着第二FIFO电路230可能对接口电路200的功耗具有相当大的影响。因此，接口电路200可以用多级FIFO电路实现。特别地，接口电路200可以被配置为使得布置在接口电路200的后级处的FIFO电路以相对低的频率操作，从而降低接口电路200的功耗。
图3是示意性地示出根据本发明构思的一些实施例的图2所示的采样电路的示例性配置的框图。采样电路210可以包括第一触发器FF和第二触发器FFN。图4是示出根据本发明构思的一些实施例的图3所示的采样电路的操作的时序图。为了更好地理解，将参照图3和图4描述采样电路210的操作。
第一触发器FF可以响应于数据选通信号DQS的第一边沿(例如，上升沿)捕获并保持输入到其输入端子D的数据信号DQ的逻辑电平。第一读取数据DQL可以作为锁存操作的结果而产生。例如，第一读取数据DQL可以包括构成数据信号DQ的多块数据当中的奇数编号的多块数据D1、D3、D5和D7。第一触发器FF在图3中示出为边沿触发D触发器。然而，实施例不限于此。
第二触发器FFN可响应于数据选通信号DQS的第二边沿(例如，下降沿)捕获并保持输入到其输入端子D的数据信号DQ的逻辑电平。第二读取数据DQH可以作为锁存操作的结果而产生。例如，第二读取数据DQH可以包括构成数据信号DQ的多块数据当中的偶数编号的多块数据D2、D4、D6和D8。第二触发器FFN在图3中示出为边沿触发D触发器。然而，实施例不限于此。
第一读取数据DQL和第二读取数据DQH可以基于其锁存顺序分别从第一触发器FF的输出端子Q和第二触发器FFN的输出端子Q输出。例如，第一读取数据DQL和第二读取数据DQH可以在被第一FIFO电路220以FIFO方式处理之后被提供给第二FIFO电路230。
图5是示意性地示出根据本发明构思的一些实施例的图2所示的第一FIFO电路的示例性配置的框图。图6是示出根据本发明构思的一些实施例的图5所示的第一寄存器的操作的时序图。图7是示出根据本发明构思的一些实施例的图5所示的第二寄存器的操作的时序图。图5所示的第一FIFO电路220可以包括第一寄存器221、第二寄存器222、分频器223、选择信号产生器(SEL产生器)224、第一多路复用器MUX1和第二多路复用器MUX2。
将参照图5和图6描述第一寄存器221的操作。第一寄存器221可以响应于延迟的数据选通信号DQSd锁存第一读取数据DQL。例如，第一寄存器221可以通过在延迟的数据选通信号DQSd的第一边沿(例如，上升沿)处锁存第一读取数据DQL来分别产生并行数据L1至L4。如图6所示，可以通过在延迟的数据选通信号DQSd的第一脉冲的上升沿处锁存第一读取数据DQL的第一数据D1来产生并行数据L1。剩余的并行数据L2至L4可以以与上述方法相同或相似的方法产生。
第一寄存器221可以将所产生的并行数据L1至L4输出到第一多路复用器MUX1。在一些实施例中，并行数据L1至L4可以在被分组之后被输出到第一多路复用器MUX1。例如，每个组可以包括数量与分频器223的分频比“n”相同的多块并行数据。这里，分频比“n”可以是通过将延迟的数据选通信号DQSd除以信号WR的频率获得的值。
例如，分频器223的分频比“n”可以是“2”。在一些实施例中，并行数据L1至L4可以被分类为多个组，每个组可以包括两个并行数据。这些组可以顺序地输出到第一多路复用器MUX1。例如，可以通过多个线“a”将来自数据L1至L4当中的从第一寄存器221首先输出的数据L1和L2提供给第一多路复用器MUX1。可以通过多个线“b”将来自数据L1至L4当中的稍后从第一寄存器221输出的数据L3和L4提供给第一多路复用器MUX1。然后，可以由第一多路复用器MUX1进行选择，这将参照图8更全面地描述。
将参照图5和图7描述第二寄存器222的操作。第二寄存器222可响应于延迟的数据选通信号DQSd锁存第二读取数据DQH。例如，第二寄存器222可以通过在延迟的数据选通信号DQSd的第二边沿(例如，下降沿)处锁存第二读取数据DQH来相应产生并行数据H1至H4。如图7所示，可以通过在延迟的数据选通信号DQSd的第一脉冲的下降沿处锁存第二读取数据DQH的第一数据D1来产生并行数据H1。剩余的并行数据H2至H4可以以与上述方法相同或相似的方法产生。
第二寄存器222可以将产生的并行数据H1至H4输出到第二多路复用器MUX2。在一些实施例中，并行数据H1至H4可以在被分组之后被输出到第二多路复用器MUX2。例如，每个组可以包括数目与分频器223的分频比“n”相同的多块并行数据。如上所述，如果分频器223的分频比“n”是“2”，则并行数据H1和H4可以被分类为两组，使得每个组包括两个并行数据。
可以通过多个线“c”将来自数据H1至H4当中的从第二寄存器222首先输出的数据H1和H2提供给第二多路复用器MUX2。可以通过多个线“d”将来自数据H1至H4中的从第二寄存器222稍后输出的数据H3和H4提供给第二多路复用器MUX2。之后，可以由第二多路复用器MUX2进行选择，这将参照图8更全面地描述。
可以通过使用具有频率“F”的延迟的数据选通信号DQSd来执行第一寄存器221和第二寄存器222的锁存操作。第一寄存器221和第二寄存器222可以由复位信号RESET复位。产生复位信号RESET的单独组件可以进一步包括在第一FIFO电路220中。然而，该组件可以是公知的，因此可以省略其详细描述。
图8是示出根据本发明构思的一些实施例的图5所示的第一多路复用器和第二多路复用器的操作的时序图。将参照图5和图8描述分频器223、选择信号产生器224、第一多路复用器MUX1和第二多路复用器MUX2的操作。
分频器223可以通过对延迟的数据选通信号DQSd分频来产生信号WR。例如，通过延迟的数据选通信号DQSd的频率除以信号WR的频率所获得的值可以是“n”。这里将讨论为“2”的分频比“n”。然而，发明构思不限于此。在一些实施例中，分频器223可以反转延迟的数据选通信号DQSd的相位以产生信号WR。这样产生的信号WR的频率可以是延迟的数据选通信号DQSd的频率的两倍。为了产生信号WR，可以用各种逻辑元件的组合来实现分频器223。然而，分频器223的详细配置可以是公知的，因此可以省略其描述。分频器223可以通过复位信号RESET来复位。
选择信号产生器224可以通过使用信号WR产生选择信号SEL。例如，在一些实施例中，如图8所示，选择信号SEL可以是具有分别对应于信号WR的两个相邻下降沿的下降沿和上升沿的信号。在一些实施例中，当分频器223的分频比“n”为“2”时，选择信号SEL的下降沿和上升沿之间的间隔可以对应于数据选通信号DQS的周期的两倍。为了产生选择信号SEL，选择信号产生器224可以利用各种逻辑元件的组合来实现。然而，选择信号产生器224的详细配置可以是公知的，因此可以省略对其的描述。在一些实施例中，选择信号产生器224可以由复位信号RESET复位。
如图5所示出的，选择信号产生器224可以基于信号WR来产生选择信号SEL。然而，在一些实施例中，可以基于不同于信号WR的信号(例如，DQS或DQSd)来产生选择信号SEL。可替代地，在一些实施例中，第一FIFO电路220还可以包括产生选择信号SEL的分开的选择信号产生器。
第一多路复用器MUX1可响应于选择信号SEL的第一边沿(例如，下降沿)而选择从第一寄存器221接收的两组并行数据中的任何一组。如上所述，可以通过线“a”接收第一组并行数据L1和L2(参照图6)，并且可以通过线“b”接收第二组并行数据L3和L4(参照图6)。
同时，第二多路复用器MUX2可以响应于选择信号SEL的第一边沿(例如，下降沿)选择从第二寄存器222接收的两组并行数据中的任何一组。如上所述，可以通过线“c”接收第一组并行数据H1和H2(参照图7)，并且可以通过线“d”接收第二组并行数据H3和H4(参照图7)。
通过第一多路复用器和第二多路复用器MUX1和MUX2的选择操作，并行数据D1、D2、D3和D4可以在选择信号SEL的第一边沿和第二边沿之间的时间段(即，t1至t2)期间作为输出数据DOUT输出。
之后，第一多路复用器MUX1可以响应于选择信号SEL的第二边沿(例如，上升沿)选择从第一寄存器221接收的两组并行数据中的另一组。由于第一组并行数据由第一多路复用器MUX1预先选择，所以可以在选择信号SEL的第二边沿处选择第二组并行数据。可以通过线“b”接收第二组并行数据L3和L4(参照图6)。
同时，第二多路复用器MUX2可以响应于选择信号SEL的第二边沿(例如，上升沿)选择从第二寄存器222接收的两组并行数据中的另一组。由于第一组并行数据由第二多路复用器MUX2预先选择，所以可以在选择信号SEL的第二边沿处选择第二组并行数据。可以通过线“d”接收第二组并行数据H3和H4(参照图7)。
通过第一多路复用器和第二多路复用器MUX1和MUX2的选择操作，并行数据D5、D6、D7和D8可以在选择信号SEL的第二边沿之后的时间段(即，t2之后的时间段)期间作为输出数据DOUT输出。
在一些实施例中，第一多路复用器MUX1和第二多路复用器MUX2可以用于从第一寄存器221和第二寄存器222选择并行数据。然而，用于选择并行数据的配置不限于此。例如，利用各种逻辑元件实现的开关电路可以用于选择并行数据。
利用上述配置，来自第一FIFO电路220的输出数据DOUT可以通过使用频率是数据选通信号DQS的频率的一半的信号WR来存储在第二FIFO电路230中。描述了分频器223的分频比为“2”的示例。然而，如果分频器223的分频比为“n”，则来自第一FIFO电路220的输出数据DOUT可以通过使用频率为数据选通信号DQS的频率的1/n倍的信号WR来存储在第二FIFO电路230中。也就是说，可占用接口电路112(参照图1)的相当大部分的第二FIFO电路230可以以相对低的频率操作，从而降低接口电路112的功耗。
图9是示意性地详细示出根据本发明构思的一些实施例的图1所示的接口电路的框图。接口电路300的配置和功能可以与上述接口电路200的配置和功能基本相同或类似，因此可以省略其重复描述。为了更好地理解，将参照图1和图9给出描述。
接口电路300可以包括相应的多个采样电路310、第一FIFO电路320和第二FIFO电路330。接口电路300还可以包括：第一延迟链315，延迟数据选通信号DQS；和第二延迟链325，延迟基于延迟的数据选通信号DQSd产生的信号WR。
采样电路310可以包括采样电路310-1至采样电路310-k。采样电路310可以接收多个数据信号DQ[k：1]。例如，“k”可以基于双倍数据速率(DDR)规范的规则具有各种值。每个采样电路可以通过锁存数据信号DQ来产生第一读数据DQL和第二读数据DQH。如参照图4所描述的，第一读取数据DQL可以包括构成数据信号DQ的多块数据当中的奇数编号的多块数据(例如，D1、D3、D5和D7)，并且第二读取数据DQH可以包括构成数据信号DQ的多块数据当中的偶数编号的多块数据(例如，D2、D4、D6和D8)。每个读取数据DQL或DQH可以以k位为单位输出到第一FIFO电路320。
第一FIFO电路320可以包括第一FIFO电路320-1至第一FIFO电路320-k。第一FIFO电路320可以通过使用多块第一读取数据DQL和多块第二读取数据DQH来产生多块输出数据DOUT。每个第一FIFO电路320可以具有与参照图2描述的第一FIFO电路220的配置和功能基本相同或相似的配置和功能。以上详细描述了第一FIFO电路320的操作，因此可以省略其重复描述。输出数据DOUT可以以(k×2n)比特为单位输出。
第二FIFO电路330可以包括第二FIFO电路330-1至第二FIFO电路330-k。第二FIFO电路330可以响应于由第二延迟链325延迟的信号WR存储多块输出数据DOUT。多块输出数据DOUT可以通过使用其频率是延迟的数据选通信号DQSd的频率的1/n倍的信号WR来存储在第二FIFO电路330中。因此，可以减少占用接口电路300的相当大部分的第二FIFO电路330的功耗。
存储在第二FIFO电路330中的多块输出数据DOUT可以作为读取数据输出。在一些实施例中，代替延迟信号WRd，可以使用分开的时钟从第二FIFO电路330读取读取数据。然而，实施例不限于此。
如上所述，根据一些实施例，构成接口电路300的FIFO电路可以以多级形式实现。布置在接口电路300的后级处的FIFO电路(例如，330)的操作频率可以低于布置在其前级处的FIFO电路(例如，320)的操作频率。布置在接口电路300的后级处的FIFO电路(例如，330)的容量或深度可以比布置在其前级处的FIFO电路(例如320)的容量或深度更大或更深。结果，可以降低接口电路300的功耗。
图10是示意性地示出根据本发明构思的一些实施例的存储设备的框图。图11是示出根据本发明构思的一些实施例的图10所示的接口电路的操作的时序图。将参照图10和图11描述接口电路420的操作。
存储设备400可以包括存储器410和接口电路420。如图10所示，存储器410和接口电路420可以通过数据选通(DQS)线和数据(DQ)线彼此连接。例如，数据选通信号DQS1和DQS2可以通过DQS线从存储器410提供到接口电路420。例如，数据信号DQ1和DQ2可以通过DQ线从存储器410提供到接口电路420。虽然在图10中仅示出了一条数据线，可以根据DDR规范的规则来确定数据线的数量。
存储器410可以用多模组结构来实现。可以分别通过DQS线和DQ线接收来自第一模组Rank1的第一数据选通信号DQS1和第一数据信号DQ1。可以分别通过DQS线和DQ线接收来自第二模组Rank2的第二数据选通信号DQS2和第二数据信号DQ2。在一些实施例中，存储器410可以被示为用两个模组来实现。然而，模组的数量可以不限于此。构成存储器410的每个模组的配置可以与参照图1描述的存储器120基本相同或相似，因此可以省略重复的描述。
接口电路420可以包括第一DQS清理电路430、第二DQS清理电路435、第一DQS延迟线440、第二DQS延迟线445、第一DQ延迟线450和第二DQ延迟线455。可以从每个模组中分开接收指示哪个模组输出数据信号和数据选通信号的识别信号。接口电路420可响应于识别信号驱动第一DQS清理电路430和第二DQS清理电路435中的任一个。第一DQS延迟线440和第二DQS延迟线445以及第一DQ延迟线450和第二DQ延迟线455可以以与上述方式相同的方式驱动。
第一DQS清理电路430可以清理从第一模组Rank1接收的第一数据选通信号DQS1。例如，当从第一模组Rank1接收到第一数据选通信号DQS1时，可以在第一数据选通信号DQS1的前同步码(preamble)中产生噪声或失真。第一DQS清理电路430可以通过从第一数据选通信号DQS1去除噪声或失真来产生清理的第一数据选通信号DQS1。
第二DQS清理电路435可以清理从第二模组Rank2接收的第二数据选通信号DQS2。第二DQS清理电路435的配置和操作可以与第一DQS清理电路430的配置和操作基本相同或类似，因此可以省略其详细描述。
第一DQS延迟线440可以延迟第一数据选通信号DQS1，使得第一数据选通信号DQS1被布置在第一数据信号DQ1的有效窗口的中心处或附近。也就是说，第一DQS延迟线440可以校准第一数据选通信号DQS1的偏斜。
第二DQS延迟线445可以延迟第二数据选通信号DQS2，使得第二数据选通信号DQS2被布置在第二数据信号DQ2的有效窗口的中心处或附近。也就是说，第二DQS延迟线445可以校准第二数据选通信号DQS2的偏斜。
在一些实施例中，可以仅校准第二数据选通信号DQS2的偏斜。然而，实施例不限于此。也就是说，如果从多个模组读取数据，则第一数据选通信号DQS1和第二数据选通信号DQS2的偏斜可以都被校准以提供最佳有效窗口。
第一DQ延迟线450和第二DQ延迟线455可以分别校准第一数据信号DQ1的偏斜和第二数据信号DQ2的偏斜。因为第一数据信号DQ1和第二数据信号DQ2可以分别从不同的模组读取，所以在第一数据信号DQ1和第二数据信号DQ2的读取路径之间可能存在差异。
根据本发明构思的一些实施例，其偏斜被校准的信号DQS1、DQS2、DQ1和DQ2可以通过采样器(或采样电路)和多级FIFO电路从接口电路输出。这将参照图12更全面地描述。
图12是示意性地示出根据本发明构思的一些实施例的接口电路的框图。图13是示意性地示出根据本发明构思的一些实施例的图12所示的第一FIFO电路和第二FIFO电路的示例性配置的框图。图14是表示根据本发明构思的一些实施例的图12所示的接口电路的操作的时序图。例如，可以使用图12所示的接口电路500来处理来自参照图10描述的多模组存储器的数据信号DQ。
参照图12，接口电路500可以包括第一采样电路510、第二采样电路520、第一FIFO电路530、第二FIFO电路540、第一或门550、第二或门560和第三FIFO电路570。接口电路500还可以包括延迟第一数据选通信号DQS1的第一延迟链515、延迟第二数据选通信号DQS2的第二延迟链525和延迟从第一或门550输出的信号WR的第三延迟链555。
将参照图12和图14描述第一采样电路510的操作。第一采样电路510可以分别从第一DQS延迟线440(参照图10)和第一DQ延迟线450(参照图10)接收第一数据选通信号DQS1和第一数据信号DQ1。第一采样电路510可以响应于第一数据选通信号DQS1锁存第一数据信号DQ1。为此，第一采样电路510可以具有与图3所示的采样电路210相同或相似的配置。
第一采样电路510可以通过在第一数据选通信号DQS1的第一边沿(例如，上升沿)分别锁存第一数据信号DQ1来产生第一读取数据DQL1。第一读取数据DQL1可以包括构成第一数据信号DQ1的多块数据当中的奇数编号的多块数据。第一采样电路510可以通过在第一数据选通信号DQS1的第二边沿(例如，下降沿)分别锁存第一数据信号DQ1来产生第二读取数据DQH1。第二读取数据DQH1可以包括构成第一数据信号DQ1的多块数据当中的偶数编号的多块数据。
第二采样电路520可以从第二DQS延迟线445(参照图10)和第二DQ延迟线455(参照图10)分别接收第二数据选通信号DQS2和第二数据信号DQ2。第二采样电路520可以响应于第二数据选通信号DQS2锁存第二数据信号DQ2。第二采样电路520的配置和操作可以与图3的采样电路210或第一采样电路510的配置和操作基本相同或类似，因此可以省略其详细描述。
第一延迟链515可以通过延迟第一数据选通信号DQS1来产生延迟的第一数据选通信号DQSd1。第二延迟链525可以通过延迟第二数据选通信号DQS2来产生延迟的第二数据选通信号DQSd2。
将参照图12、图13和图14更充分地描述第一FIFO电路530和第二FIFO电路540的操作。
第一FIFO电路530可以包括第一寄存器531、第二寄存器532、第一分频器533、第一多路复用器MUX1和第二多路复用器MUX2。在一些实施例中，第一FIFO电路530还可以包括选择信号产生器224，其可以与图5所示的相同或相似。
第一寄存器531可以通过使用延迟的第一数据选通信号DQSd1来存储第一读取数据DQL1。例如，第一寄存器531可以在延迟的第一数据选通信号DQSd1的第一边沿(例如，上升沿)处锁存第一读取数据DQL1。结果，如在图6中描述的那样，并行数据D1、D3、D5和D7可以存储在第一寄存器531中。
如在第一寄存器531中，第二寄存器532可在延迟的第一数据选通信号DQSd1的第二边沿(例如，下降沿)处锁存第二读取数据DQH1。结果，如在图7中描述的那样，并行数据D2、D4、D6和D8可以存储在第二寄存器532中。
存储在第一寄存器531中的并行数据D1、D3、D5和D7可以被分类为每个包括“n”个并行数据的多个组。这里，“n”是第一分频器533的分频比(即，通过将延迟的第一数据选通信号DQSd1的频率除以信号WR的频率而获得的值)。例如，如果“n”是“2”，则在将并行数据D5和D7提供给第一多路复用器MUX1之前，可以将并行数据D1和D3提供给第一多路复用器MUX1。
如上所述，存储在第二寄存器532中的并行数据D2、D4、D6和D8可以被分类为每个包括“n”个并行数据的多个组。例如，如果“n”是“2”，则在将并行数据D6和D8提供给第二多路复用器MUX2之前，可以将并行数据D2和D4提供给第二多路复用器MUX2。
第二FIFO电路540可以在第一多路复用器MUX1和第二多路复用器MUX2的选择操作之前被初始化(或复位)。例如，第二FIFO电路540可以由作为第一分频器533的分频结果而产生的信号WR1来初始化(或复位)。随着对第二FIFO电路540执行初始化操作，第二FIFO电路540可以在至少新数据被输入到第二FIFO电路540之前对第一FIFO电路530没有影响。在第二FIFO电路540被初始化之前作为数据DOUT2输出的数据“B”可以指示被预先存储在第二FIFO电路540中的随机数据。
第一多路复用器MUX1可以响应于第一选择信号SEL1选择两组接收的并行数据中的任意一组。第二多路复用器MUX2可以响应于第一选择信号SEL1选择两组接收的并行数据中的任意一组。如图14所示，可以基于作为第一分频器533的分频结果而产生的信号WR1来产生第一选择信号SEL1。在一些实施例中，当“n”为“2”时第一选择信号SEL1的波形可以如所示出的。然而，第一选择信号SEL1的上升沿和下降沿之间的时间段可以根据“n”的值而是可变化的。
第一多路复用器MUX1可以响应于第一选择信号SEL1的下降沿选择并行数据D1和D3。第二多路复用器MUX2可以响应于第一选择信号SEL1的下降沿选择并行数据D2和D4。由第一多路复用器MUX1和第二多路复用器MUX2选择的并行数据D1、D2、D3和D4可以被输出作为第一输出数据DOUT1。也就是说，输出数据DOUT1可以以“2n”比特为单位输出。在输出第一输出数据DOUT1之前输出的数据“A”可以指示先前存储在第一FIFO电路530中的随机数据。
之后，第一多路复用器MUX1可以响应于第一选择信号SEL1的上升沿选择并行数据D5和D7。第二多路复用器MUX2可以响应于第一选择信号SEL1的上升沿选择并行数据D6和D8。由第一多路复用器MUX1和第二多路复用器MUX2选择的并行数据D5、D6、D7和D8可以被输出作为第一输出数据DOUT1。也就是说，输出数据DOUT1可以以2n比特为单位输出。
在输出第一输出数据DOUT1之后，可以初始化第一FIFO电路530。例如，第一FIFO电路530可以由作为第二分频器543的分频结果而产生的信号WR2来初始化(或复位)。随着对第一FIFO电路530执行初始化操作，第一FIFO电路530的输出可以在至少新数据被输入到第一FIFO电路530之前对第二FIFO电路540没有影响。
第二FIFO电路540可以包括第三寄存器541、第四寄存器542、第二分频器543、第三多路复用器MUX3和第四多路复用器MUX4。在一些实施例中，第二FIFO电路540还可以包括选择信号产生器224，其可以与图5所示的相同或相似。
第三寄存器541、第四寄存器542、第二分频器543、第三多路复用器MUX3和第四多路复用器MUX4的操作可以与上述第一寄存器531、第二寄存器532、第一分频器533、第一多路复用器MUX1和第二多路复用器MUX2的操作基本相同或类似。然而，并行数据D9、D10、D11和D12可以在第二选择信号SEL2的下降沿处被输出作为第二输出数据DOUT2，并且并行数据D13、D14、D15和D16可以在第二选择信号SEL2的上升沿处被输出作为第二输出数据DOUT2。
第一或门550可以通过对信号WR1和WR2执行或运算来输出信号WR。信号WR可以具有数据选通信号DQS1或DQS2的频率的1/n倍的频率。信号WR在被第三延迟链555延迟之后可以作为延迟信号WRd被提供给第三FIFO电路570。
第二或门560可以对第一输出数据DOUT1和第二输出数据DOUT2执行或运算。第二或门560的输出，即，输出数据DOUT可以提供给第三FIFO电路570。
输出数据DOUT可以与延迟信号WRd同步地存储在第三FIFO电路570中。也就是说，用于在第三FIFO电路570中存储输出数据DOUT的操作频率可以是“F/n”。可以从第三FIFO电路570输出读取数据。为了输出读取数据，可以考虑各种因素，诸如接口电路500的规格以及主机的规格和状态来使用各种时钟。
通过第一FIFO电路530和第二FIFO电路540的上述操作，在一些实施例中，第一FIFO电路530可以通过处理从存储器410(参照图10)的第一模组Rank1读取的数据来输出第一输出数据DOUT1。第二FIFO电路540可以通过处理从存储器410的第二模组Rank2读取的数据来输出第二输出数据DOUT2。然而，第二FIFO电路540可以在第一输出数据DOUT1被输出之前由来自第一分频器533的信号WR1复位。此外，第一FIFO电路530可以在第二输出数据DOUT2被输出之前由来自第二分频器543的信号WR2复位。
通过上述交叉复位操作，第一FIFO电路530和第二FIFO电路540的数据输出可以对彼此不具有影响。也就是说，从不同模组读取的多块数据可以从接口电路正确地输出。多级FIFO电路可以被配置为使得后级FIFO电路以相对低的操作频率操作，因此可以减少接口电路的功耗。此外，可以在处理来自不同模组的多块数据时共享FIFO电路(例如，第三FIFO电路570)，因此可以减小芯片尺寸。
图15是示意性地示出根据本发明构思的一些实施例的接口电路的框图。参照图15，接口电路600可以包括多个采样电路SC1至SCk、包含多个FIFO电路FIFO1至FIFOk的第一级以及包含多个FIFO电路FIFOk+1至FIFOk+m的第二级。接口电路600还可以包括或门，其可以被配置为将在第一级的FIFO电路FIFO1至FIFOk当中的两个相邻FIFO电路之间执行的交叉复位操作的结果传送到第二级。
在图15中，采样电路SC1至SCk和FIFO电路FIFO1至FIFOk和FIFOk+1至FIFOk+m的基本操作，在第一级的两个相邻FIFO电路之间执行的交叉复位操作以及或门的操作可以与参照图1至图14描述的那些基本上相同或类似，因此这里不再重复其详细描述。为了便于说明，图15中未示出一些组件(例如，延迟链)。FIFO电路FIFO1至FIFOk和FIFOk+1至FIFOk+m在图15中被示出为以2级形式实现。然而，根据一些实施例，FIFO电路FIFO1至FIFOk和FIFOk+1至FIFOk+m可以以n级形式(n是3或更大的整数)实现。
根据一些实施例，接口电路600可以包括以多级形式实现的FIFO电路。布置在接口电路600的前级处的FIFO电路FIFO1至FIFOk(即，第一级)的操作频率可以与从存储器接收的数据选通信号DQS1至DQSk的操作频率相同或相似。相反，布置在接口电路600的后级处的FIFO电路FIFOk+1至FIFOk+m(即，第二级)的操作频率可以低于第一级的FIFO电路FIFO1至FIFOk的操作频率。第二级的FIFO电路FIFOk+1至FIFOk+m中的每个的容量可以大于第一级的FIFO电路FIFO1至FIFOk中的每个的容量。利用上述配置，接口电路600的功耗可以通过降低占用接口电路600的相当大部分功耗的第二级的功耗来减小。
根据一些实施例，接口电路可以包括多级FIFO电路。接口电路可以被配置为使得布置在多级FIFO电路的后部处的FIFO电路以低操作频率操作，因此可以减少接口电路的功耗。
虽然已经参照一些实施例描述了本发明构思，但是对于本领域技术人员来说显而易见的是，在不脱离本发明构思的精神和范围的情况下，可以进行各种改变和修改。因此，应当理解，上述实施例不是限制性的，而是示例性的。

Claims (25)

1.一种接口电路，包括：
第一FIFO电路，被配置为响应于第一参考信号的第一边沿从第一采样信号产生多块第一并行数据，响应于所述第一参考信号的第二边沿从第二采样信号产生多块第二并行数据，以及响应于基于通过对所述第一参考信号分频产生的第一分频信号产生的第一选择信号，从所述多块第一并行数据和多块第二并行数据产生第一输出数据；以及
第二FIFO电路，被配置为响应于第二参考信号的第一边沿从第三采样信号产生多块第三并行数据，响应于所述第二参考信号的第二边沿从第四采样信号产生多块第四并行数据，以及响应于基于通过对所述第二参考信号分频产生的第二分频信号产生的第二选择信号，从所述多块第三并行数据和多块第四并行数据产生第二输出数据，
其中，所述第二FIFO电路被配置为在从所述第一FIFO电路输出所述第一输出数据之前由所述第一分频信号复位，并且所述第一FIFO电路被配置为在从所述第二FIFO电路输出所述第二输出数据之前由所述第二分频信号复位。
2.根据权利要求1所述的接口电路，
其中，所述第一FIFO电路被配置为响应于所述第一选择信号的第一边沿选择所述多块第一并行数据中的至少一块，并被配置为响应于所述第一选择信号的第一边沿选择所述多块第二并行数据中的至少一块，以及
其中，所述第一FIFO电路被配置为响应于所述第一选择信号的第一边沿，输出被选择的所述多块第一并行数据中的所述至少一块和被选择的所述多块第二并行数据中的所述至少一块作为所述第一输出数据。
3.根据权利要求2所述的接口电路，
其中，所述第一FIFO电路被配置为响应于所述第一选择信号的第二边沿选择除响应于所述第一选择信号的第一边沿被选择的所述多块第一并行数据中的所述至少一块之外的所述多块第一并行数据的剩余部分，以及被配置为响应于所述第一选择信号的第二边沿，选择除响应于所述第一选择信号的第一边沿被选择的所述多块第二并行数据中的所述至少一块之外的所述多块第二并行数据的剩余部分，以及
其中，所述第一FIFO电路被配置为响应于所述第一选择信号的第二边沿，输出所述多块第一并行数据的所述剩余部分和所述多块第二并行数据的所述剩余部分作为所述第一输出数据。
4.根据权利要求1所述的接口电路，其中，所述第一FIFO电路包括：
第一寄存器，被配置为产生所述多块第一并行数据；
第二寄存器，被配置为产生所述多块第二并行数据；
第一多路复用器，被配置为响应于所述第一选择信号的第一边沿选择所述多块第一并行数据中的至少一块，以及响应于所述第一选择信号的第二边沿选择除所述多块第一并行数据中的所述至少一块之外的所述多块第一并行数据中的剩余部分；和
第二多路复用器，被配置为响应于所述第一选择信号的第一边沿选择所述多块第二并行数据中的至少一块，以及响应于所述第一选择信号的第二边沿选择除所述多块第二并行数据中的所述至少一块之外的所述多块第二并行数据的剩余部分。
5.根据权利要求1所述的接口电路，
其中，所述第二FIFO电路被配置为响应于所述第二选择信号的第一边沿选择所述多块第三并行数据中的至少一块，并被配置为响应于所述第二选择信号的所述第一边沿选择所述多块第四并行数据中的至少一块，以及
其中，所述第二FIFO电路被配置为响应于所述第二选择信号的所述第一边沿，输出被选择的所述多块第三并行数据中的所述至少一块和被选择的所述多块第四并行数据中的所述至少一块作为所述第二输出数据。
6.根据权利要求5所述的接口电路，其中，所述第二FIFO电路被配置为响应于所述第二选择信号的第二边沿，选择除响应于所述第二选择信号的第一边沿选择的所述多块第三并行数据中的所述至少一块之外的所述多块第三并行数据的剩余部分，以及被配置为响应于所述第二选择信号的第二边沿，选择除响应于所述第二选择信号的第一边沿选择的所述多块第四并行数据中的所述至少一块之外的所述多块第四并行数据的剩余部分，以及
其中，所述第二FIFO电路被配置为响应于所述第二选择信号的所述第二边沿，输出所述多块第三并行数据的所述剩余部分和所述多块第四并行数据的所述剩余部分作为所述第二输出数据。
7.根据权利要求1所述的接口电路，其中，所述第二FIFO电路包括：
第三寄存器，被配置为产生所述多块第三并行数据；
第四寄存器，被配置为产生所述多块第四并行数据；
第三多路复用器，被配置为响应于所述第二选择信号的第一边沿选择所述多块第三并行数据中的至少一块，以及响应于所述第二选择信号的第二边沿选择除所述多块第三并行数据中的所述至少一块之外的所述多块第三并行数据的剩余部分；和
第四多路复用器，被配置为响应于所述第二选择信号的所述第一边沿选择所述多块第四并行数据中的至少一块，以及响应于所述第二选择信号的第二边沿选择除所述多块第四并行数据中的所述至少一块之外的所述多块第四并行数据中的剩余部分。
8.根据权利要求1所述的接口电路，还包括：
或门电路，被配置为对所述第一输出数据和所述第二输出数据执行第一或运算，以及对所述第一分频信号和所述第二分频信号执行第二或运算；和
第三FIFO电路，被配置为通过使用第二或运算的结果来存储所述第一或运算的结果。
9.根据权利要求1所述的接口电路，还包括：
第一采样电路，被配置为通过响应于第一数据选通信号的第一边沿和第二边沿对第一数据信号的逻辑状态采样来产生所述第一采样信号和所述第二采样信号；和
第二采样电路，被配置为通过响应于第二数据选通信号的第一边沿和第二边沿对第二数据信号的逻辑状态采样来产生所述第三采样信号和所述第四采样信号。
10.根据权利要求9所述的接口电路，还包括：
第一延迟链，被配置为延迟所述第一数据选通信号以产生所述第一参考信号；和
第二延迟链，被配置为延迟所述第二数据选通信号以产生所述第二参考信号。
11.根据权利要求1所述的接口电路，其中，所述第一选择信号和第二选择信号的频率低于所述第一参考信号和第二参考信号的频率。
12.一种接口电路，包括：
采样电路，被配置为通过响应于数据选通信号的第一边沿和第二边沿分别对数据信号的逻辑状态采样来产生第一采样结果和第二采样结果；
延迟电路，被配置为延迟所述数据选通信号以产生延迟的数据选通信号；和
FIFO电路，被配置为响应于所述延迟的数据选通信号的第一边沿从所述第一采样结果产生多块第一并行数据，以及响应于所述延迟的数据选通信号的第二边沿从所述第二采样结果产生多块第二并行数据，
其中，所述FIFO电路还被配置为响应于根据所述延迟的数据选通信号产生的选择信号从所述多块第一并行数据和所述多块第二并行数据产生输出数据，并且其中所述选择信号的频率比所述延迟的数据选通信号的频率低。
13.根据权利要求12所述的接口电路，其中，所述选择信号被配置为具有第一边沿和第二边沿，所述第一边沿和第二边沿分别对应于信号的两个相邻的第一边沿或两个相邻的第二边沿，所述信号被分频以具有低于所述数据选通信号的频率的频率。
14.根据权利要求12所述的接口电路，其中，所述采样电路包括：
第一触发器，被配置为通过响应于所述数据选通信号的第一边沿对所述数据信号的逻辑状态采样来产生所述第一采样结果；和
第二触发器，被配置为通过响应于所述数据选通信号的第二边沿对所述数据信号的逻辑状态采样来产生所述第二采样结果。
15.根据权利要求12所述的接口电路，其中，所述FIFO电路包括：
第一寄存器，被配置为响应于所述延迟的数据选通信号从所述第一采样结果产生所述多块第一并行数据；
第一多路复用器，被配置为选择所述多块第一并行数据中的至少一块；
第二寄存器，被配置为响应于所述延迟的数据选通信号从所述第二采样结果产生所述多块第二并行数据；和
第二多路复用器，被配置为选择所述多块第二并行数据中的至少一块。
16.根据权利要求15所述的接口电路，其中，所述FIFO电路还包括：
分频器，被配置为对所述延迟的数据选通信号分频；和
选择信号产生器，被配置为基于所述分频器的输出信号产生所述选择信号。
17.根据权利要求16所述的接口电路，其中，所述第一多路复用器被配置为响应于所述选择信号的第一边沿选择所述多块第一并行数据中的所述至少一块，以及
其中，所述第二多路复用器被配置为响应于所述选择信号的第一边沿选择所述多块第二并行数据中的所述至少一块。
18.根据权利要求17所述的接口电路，其中，所述第一多路复用器被配置为响应于所述选择信号的第二边沿选择除响应于所述选择信号的第一边沿选择的所述多块第一并行数据中的所述至少一块之外的所述多块第一并行数据的剩余部分，以及
其中，所述第二多路复用器被配置为响应于所述选择信号的所述第二边沿选择除响应于所述选择信号的第一边沿选择的所述多块第二并行数据中的所述至少一块之外的所述多块第二并行数据的剩余部分。
19.一种接口电路，包括：
第一FIFO电路，被配置为通过使用第一参考信号以FIFO方式处理多块第一输入数据，以及对所述第一参考信号分频以产生第一分频信号；以及
第二FIFO电路，被配置为通过使用第二参考信号以FIFO方式处理多块第二输入数据，以及对所述第二参考信号分频以产生第二分频信号，
其中，所述第二FIFO电路被配置为在从所述第一FIFO电路输出第一输出数据之前由所述第一分频信号复位，以及所述第一FIFO电路被配置在从所述第二FIFO电路输出第二输出数据之前由所述第二分频信号复位。
20.根据权利要求19所述的接口电路，还包括：
或门电路，被配置为对所述第一输出数据和第二输出数据执行第一或运算，以及对所述第一分频信号和第二分频信号执行第二或运算；和
第三FIFO电路，被配置为通过使用所述第二或运算的结果来存储所述第一或运算的结果。
21.一种接口电路，包括：
第一采样电路，被配置为响应于第一数据选通信号基于第一数据信号产生第一采样数据；
第一分频器电路，被配置为对所述第一数据选通信号分频以产生第一分频信号，所述第一分频信号的频率低于所述第一数据选通信号的频率；
第一前端FIFO电路，被配置为基于所述第一数据选通信号存储所述第一采样数据，并且还被配置为响应于第一选择信号从所述第一采样数据产生第一输出数据，所述第一选择信号是基于所述第一分频信号产生的，所述第一选择信号的频率低于所述第一数据选通信号的频率；和
后端FIFO电路，被配置为基于所述第一分频信号存储所述第一输出数据。
22.根据权利要求21所述的接口电路，还包括：
第一延迟链，被配置为延迟所述第一数据选通信号以产生第一延迟的数据选通信号，其中，所述第一分频器电路被配置为基于所述第一延迟的数据选通信号产生所述第一分频信号；和
第二延迟链，被配置为延迟所述第一分频信号以产生延迟的第一分频信号，其中，所述后端FIFO电路被配置为基于所述延迟的第一分频信号存储所述第一输出数据。
23.根据权利要求21所述的接口电路，还包括：
第二采样电路，被配置为响应于第二数据选通信号基于第二数据信号产生第二采样数据；
第二分频器电路，被配置为对所述第二数据选通信号分频以产生第二分频信号，所述第二分频信号的频率低于所述第二数据选通信号的频率；和
第二前端FIFO电路，被配置为基于所述第二数据选通信号存储所述第二采样数据，并且还被配置为响应于第二选择信号从所述第二采样数据产生第二输出数据，所述第二选择信号是基于所述第二分频信号产生的，所述第二选择信号的频率低于所述第二数据选通信号的频率，
其中，所述后端FIFO电路被配置为基于所述第一分频信号和所述第二分频信号的组合来存储所述第一输出数据和所述第二输出数据的组合，
其中，所述第一前端FIFO电路被配置为基于所述第二分频信号被复位，其中，所述第二前端FIFO电路被配置为基于所述第一分频信号被复位。
24.根据权利要求23所述的接口电路，
其中，所述第一前端FIFO电路被配置为响应于所述第一选择信号输出所述第一输出数据，以及被配置为响应于所述第二分频信号输出第一复位值，
其中，所述第二前端FIFO电路被配置为响应于所述第二选择信号输出所述第二输出数据，以及被配置为响应于所述第一分频信号输出第二复位值，
其中，所述接口电路被配置为在第一逻辑或运算中组合所述第一输出数据和所述第二输出数据以产生所述第一输出数据和所述第二输出数据的组合，
其中，所述接口电路被配置为在第二逻辑或运算中组合所述第一分频信号和所述第二分频信号以产生所述第一分频信号和所述第二分频信号的组合。
25.根据权利要求21所述的接口电路，其中，所述第一前端FIFO电路包括：
第一寄存器，被配置为基于所述第一数据选通信号的第一边沿存储所述第一采样数据的第一部分，以产生多块第一并行数据；
第二寄存器，被配置为基于所述第一数据选通信号的第二边沿存储所述第一采样数据的第二部分，以产生多块第二并行数据；
第一多路复用器，被配置为响应于所述第一选择信号的第一边沿选择所述多块第一并行数据中的至少一块，以及被配置为响应于所述第一选择信号的第二边沿选择除所述多块第一并行数据中的所述至少一块之外的所述多块第一并行数据的剩余部分；和
第二多路复用器，被配置为响应于所述第一选择信号的所述第一边沿选择所述多块第二并行数据中的至少一块，以及被配置为响应于第一选择信号的第二边沿选择除所述多块第二并行数据中的所述至少一块之外的所述多块第二并行数据的剩余部分，
其中，所述第一前端FIFO电路被配置为响应于所述第一选择信号的所述第一边沿，基于响应于所述第一选择信号的所述第一边沿选择的所述多块第一并行数据中的所述至少一块以及响应于所述第一选择信号的所述第一边沿选择的所述多块第二并行数据中的所述至少一块产生所述第一输出数据；和
其中，所述第一前端FIFO电路被配置为响应于所述第一选择信号的第二边沿，基于除响应于所述第一选择信号的所述第一边沿选择的所述多块第一并行数据中的所述至少一块之外的所述多块第一并行数据的所述剩余部分以及除响应于所述第一选择信号的所述第一边沿选择的所述多块第二并行数据中的所述至少一块之外的所述多块第二并行数据的所述剩余部分来产生所述第一输出数据。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106875966B (zh) * 2017-01-09 2020-02-07 上海兆芯集成电路有限公司 数据选通信号处理系统以及处理方法
US10522206B2 (en) 2017-04-06 2019-12-31 SK Hynix Inc. Semiconductor device and system
US10339997B1 (en) 2017-12-18 2019-07-02 Micron Technology, Inc. Multi-phase clock division
KR20200084600A (ko) * 2019-01-03 2020-07-13 에스케이하이닉스 주식회사 집적회로 칩
US11823770B1 (en) * 2022-05-03 2023-11-21 Realtek Semiconductor Corporation Memory system and memory access interface device thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080144405A1 (en) * 2006-12-18 2008-06-19 Intel Corporation Data strobe timing compensation
US8654823B1 (en) * 2010-08-10 2014-02-18 Xilinx, Inc. Low latency transmitter path data link interface
US8922264B1 (en) * 2013-04-26 2014-12-30 Altera Corporation Methods and apparatus for clock tree phase alignment
US20150063008A1 (en) * 2013-08-28 2015-03-05 Samsung Electronics Co., Ltd. Input data alignment circuit and semiconductor device including the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6269413B1 (en) 1998-10-30 2001-07-31 Hewlett Packard Company System with multiple dynamically-sized logical FIFOs sharing single memory and with read/write pointers independently selectable and simultaneously responsive to respective read/write FIFO selections
US6286076B1 (en) 1999-01-05 2001-09-04 Sun Microsystems, Inc. High speed memory-based buffer and system and method for use thereof
US7039144B2 (en) 2001-05-21 2006-05-02 Silicon Integrated Systems Corporation Large-input-delay variation tolerant (LIDVT) receiver adopting FIFO mechanism
US6987775B1 (en) 2001-08-15 2006-01-17 Internet Machines Corp. Variable size First In First Out (FIFO) memory with head and tail caching
KR100557561B1 (ko) 2003-08-01 2006-03-03 매그나칩 반도체 유한회사 Ｆｉｆｏ 저장 장치
US7535985B2 (en) * 2004-04-26 2009-05-19 Panasonic Corporation Resynchronization circuit
JP4716001B2 (ja) 2005-03-08 2011-07-06 日本電気株式会社 Ｃｐｕ間通信システム
JP2007018266A (ja) 2005-07-07 2007-01-25 Matsushita Electric Ind Co Ltd データ転送装置及びデータ転送方法
KR100818800B1 (ko) * 2006-06-27 2008-04-01 삼성전자주식회사 Ｆｉｆｏ 장치를 구비하는 데이터 처리장치와 데이터처리방법
JP5013768B2 (ja) * 2006-08-03 2012-08-29 ルネサスエレクトロニクス株式会社 インターフェイス回路
JP4922442B2 (ja) 2010-07-29 2012-04-25 株式会社東芝 バッファ管理装置、同装置を備えた記憶装置、及びバッファ管理方法
KR20140078912A (ko) 2012-12-18 2014-06-26 삼성전자주식회사 메모리 시스템 및 이를 포함하는 시스템 온 칩
KR102147360B1 (ko) * 2013-08-28 2020-08-25 삼성전자 주식회사 입력 데이터 정렬 회로 및 이를 포함하는 반도체 장치
KR102059914B1 (ko) * 2013-08-30 2020-02-11 에스케이하이닉스 주식회사 스트로브 신호 생성 장치 및 이를 이용하는 메모리 장치
TW202236267A (zh) * 2015-05-28 2022-09-16 日商鎧俠股份有限公司 半導體裝置
KR102403339B1 (ko) * 2016-02-22 2022-06-02 에스케이하이닉스 주식회사 데이터 정렬 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080144405A1 (en) * 2006-12-18 2008-06-19 Intel Corporation Data strobe timing compensation
CN101206911A (zh) * 2006-12-18 2008-06-25 英特尔公司 数据选通定时补偿
US8654823B1 (en) * 2010-08-10 2014-02-18 Xilinx, Inc. Low latency transmitter path data link interface
US8922264B1 (en) * 2013-04-26 2014-12-30 Altera Corporation Methods and apparatus for clock tree phase alignment
US20150063008A1 (en) * 2013-08-28 2015-03-05 Samsung Electronics Co., Ltd. Input data alignment circuit and semiconductor device including the same

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