CN107579120A - 功率二极管的制备方法和功率二极管 - Google Patents
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Abstract
本发明提供了一种功率二极管的制备方法和功率二极管，其中，制备方法包括：在N型衬底上依次形成N型外延层和N型外延层的预设区域的N型结区；在形成N型结区后，在N型外延层上依次形成场氧化层、多晶硅层和绝缘层掩膜结构，绝缘层掩膜结构与N型结区在垂直方向上对齐；以绝缘层掩膜结构为掩膜，依次对多晶硅层和场氧化层进行各向异性刻蚀，以暴露出用于制作体区的外延层的指定区域；在外延层的指定区域形成P型体区，并在P型体区的边缘形成P‑型区域；在P‑型区域的内侧的外延层中，形成与P‑型区域分离的N+型区域和电极，以完成功率二极管的制作。通过本发明的技术方案，减小了器件的通态压降，进而提升了功率二极管的可靠性。
Description
技术领域
本发明涉及半导体芯片制造技术领域，具体而言，涉及一种功率二极管的制备方法和一种功率二极管。
背景技术
目前，功率二极管是电路系统的关键部件，广泛适用于在高频逆变器、数码产品、发电机、电视机等民用产品和卫星接收装置、导弹及飞机等各种先进武器控制系统和仪器仪表设备的军用场合。功率二极管向着两个重要方向拓展：(1)向几千万乃至上万安培发展，可应用于高温电弧风洞、电阻焊机等场合；(2)反向恢复时间越来越短，呈现向超快、超软、超耐用方向发展，使自身不仅用于整流场合，在各种开关电路中有着不同作用。
通常应用的有普通整流二极管、肖特基二极管、PIN二极管。它们相互比较各有特点:肖特基整流管具有较低的通态压降，较大的漏电流，反向恢复时间几乎为零。而PIN快恢复整流管具有较快的反向恢复时间，但其通态压降很高。为了满足快速开关器件应用配套需要，将肖特基整流管和PIN整流管的优点集于一体，研制出混合功率二极管，它不仅具有较高的反向阻断电压，反向恢复时间很短，反向恢复峰值电流很小，具有软的反向恢复特性，但是，降低其通态压降始终是影响肖特基二极管性能的重要研究方向。
因此，如何进一步地降低功率二极管的导通压成为亟待解决的技术问题。
发明内容
本发明正是基于上述技术问题至少之一，提出了一种功率二极管的制备方法的方案，通过在N型外延层(栅极下方区域)中形成N型结区，在保证耐压特性、反向恢复特性和耐高温特性的同时，降低了通态压降，提升了器件可靠性。
为了实现上述目的，根据本发明的第一方面的实施例，提供了一种功率二极管的制备方法，包括：在N型衬底上依次形成N型外延层和N型外延层的预设区域的N型结区；在形成N型结区后，在N型外延层上依次形成场氧化层、多晶硅层和绝缘层掩膜结构，绝缘层掩膜结构与N型结区在垂直方向上对齐；以绝缘层掩膜结构为掩膜，依次对多晶硅层和场氧化层进行各向异性刻蚀，以暴露出用于制作体区的外延层的指定区域；在外延层的指定区域形成P型体区，并在P型体区的边缘形成P-型区域；在P-型区域的内侧的外延层中，形成与P-型区域分离的N+型区域和电极，以完成功率二极管的制作。
在该技术方案中，通过在N型外延层(栅极下方区域)中形成N型结区，在保证耐压特性、反向恢复特性和耐高温特性的同时，降低了通态压降，提升了器件可靠性。
具体地，多晶硅层和场氧化层被刻蚀后，分别作为器件的栅极和栅氧化层，N型外延层的预设区域即为所述栅氧化层的下方，同时，保证体区的离子浓度不受影响，也即在优化导通压降的同时，保证了器件的耐压特性，工艺上采用自对准工艺进行光刻，工艺可靠性高且兼容于CMOS标准工艺，适于进行批量生产。
在上述技术方案中，优选地，在N型衬底上依次形成N型外延层和N型外延层的预设区域的N型结区，包括以下具体步骤：在N型衬底上依次形成N型外延层和掩膜层，掩膜层用于暴露出N型外延层的预设区域；对预设区域进行N型离子注入，以形成N型结区。
在该技术方案中，通过对预设区域进行N型离子注入，以形成N型结区，在保证耐压特性、反向恢复特性和耐高温特性的同时，降低了通态压降，提升了器件可靠性。
在上述技术方案中，优选地，在形成N型结区后，在N型外延层上依次形成场氧化层、多晶硅层和绝缘层掩膜结构，绝缘层掩膜结构与N型结区在垂直方向上对齐，包括以下具体步骤：在N型外延层上依次形成场氧化层、多晶硅层和绝缘层；在绝缘层上形成图形化掩膜后，对绝缘层采用湿法腐蚀处理，和/或采用各向同性腐蚀气体对绝缘层进行干法腐蚀处理，以形成绝缘层掩膜结构。
在该技术方案中，通过在绝缘层上形成图形化掩膜后，对绝缘层采用湿法腐蚀处理，和/或采用各向同性腐蚀气体对绝缘层进行干法腐蚀处理，在钻蚀效应的作用下，形成了图形化掩膜和多晶硅层之间的凹槽，场氧化层刻蚀后作为栅氧化层，栅氧化层下方的外延层中形成有N型结区，降低了器件的通态压降。
在上述技术方案中，优选地，在外延层的指定区域形成P型体区，并在P型体区的边缘形成P-型区域，包括以下具体步骤：采用第一次P型离子注入在外延层的指定区域形成P型体区。
在该技术方案中，通过采用第一次P型离子注入在外延层的指定区域形成P型体区，形成了器件的沟道区。
在上述技术方案中，优选地，在外延层的指定区域形成P型体区，并在P型体区的边缘形成P-型区域，包括以下具体步骤：对多晶硅层进行第二次P型离子注入和退火处理，以在经过各向异性刻蚀的场氧化层的边缘下方的外延层中，形成P-型区域。
在该技术方案中，通过对多晶硅层进行第二次P型离子注入和退火处理，以在经过各向异性刻蚀的场氧化层的边缘下方的外延层中，形成P-型区域，从而保证了器件的可靠性和稳定性，以场氧化层为掩膜形成P-型区域，有效地控制P-型区域的结深和离子浓度，避免了P-型区域和N+型区域过于接近而导致漏电流过大的问题，同时优化了功率二极管的低导通特性。
在上述技术方案中，优选地，第一次P型离子注入的注入能量大于第二次P型离子注入的注入能量。
在该技术方案中，通过设定第一次P型离子注入工艺的注入能量大于第二次P型离子注入工艺的注入能量，形成了可靠性高的P型体区和P-型区域，也即功率二极管的沟道区和阳极离子区。
在上述技术方案中，优选地，第一次P型离子注入的注入剂量大于第二次P型离子注入的注入剂量。
在该技术方案中，通过设定第一次P型离子注入工艺的注入剂量大于第二次P型离子注入工艺的注入剂量，进一步地保证了形成的P型体区和P-型区域的可靠性高，保证了低反向漏电、低导通特性，从而提升了功率二极管的可靠性。
在上述技术方案中，优选地，在P-型区域的内侧的外延层中，形成与P-型区域分离的N+型区域和电极，以完成功率二极管的制作，包括以下具体步骤：在形成P-型区域后，在N型衬底上形成N+型多晶硅层；对N+型多晶硅层进行各向异性刻蚀，以去除绝缘层掩膜结构上方和P型体区上方的N+型多晶硅层，以形成同时与多晶硅层、场氧化层和P型体区的边缘接触的N+型多晶硅侧墙；对N+型多晶硅侧墙进行退火处理，以形成与P-型区域分离的N+型区域。
在该技术方案中，通过形成N+型多晶硅侧墙，并对其进行退火处理，使得N+型多晶硅侧墙中的离子扩散于P型体区中，以形成N+型区域，也即超势垒二极管的阴极离子区，并有效地控制了N+型区域的结深和离子浓度，从而避免了N+型区域和P-型区域过于接近而导致漏电流过高的问题，有效地提高了功率二极管的可靠性。
在上述技术方案中，优选地，在P-型区域的内侧的外延层中，形成与P-型区域分离的N+型区域和电极，以完成功率二极管的制作，还包括以下具体步骤：在形成N+型区域后，采用金属溅射工艺、电镀工艺和蒸镀工艺中的一种工艺或多种工艺的任意组合，在N型衬底上形成同时与绝缘层掩膜、多晶硅层、P型体区接触的金属层，金属层即为功率二极管的电极。
在该技术方案中，通过形成功率二极管的电极，保证了制备的低反向漏电、低导通电压的超势垒二极管可以集成于应用级电路中，也即通过键合工艺，即可实现电极和应用级电路之间的串接，工艺方法简单。
根据本发明的第二方面，还提出了一种功率二极管，采用如上述任一项技术方案中所述的功率二极管的制备方法制造而成。
通过以上技术方案，通过在N型外延层(栅极下方区域)中形成N型结区，在保证耐压特性、反向恢复特性和耐高温特性的同时，降低了通态压降，提升了器件可靠性。
附图说明
图1示出了根据本发明的实施例的功率二极管的制备方法的示意流程图；
图2至图14示出了根据本发明的实施例的功率二极管的加工过程的剖面示意图。
说明书附图中的附图标记与功率二极管的结构名称的对应关系如表1所示：
表1
| 附图标记 | 结构名称 | 附图标记 | 结构名称 |
| 202 | N型衬底 | 204 | N型外延层 |
| 206 | 掩膜层 | 208 | 光刻胶 |
| 210 | N型结区 | 212 | 场氧化层 |
| 214 | 多晶硅层 | 216 | 绝缘层掩膜结构 |
| 218 | P型体区 | 220 | P型多晶硅 |
| 222 | P-型区域 | 224 | N+型多晶硅层 |
| 226 | N+型区域 | 228 | 电极 |
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
图1示出了根据本发明的实施例的功率二极管的制备方法的示意流程图。
如图1所示，根据本发明的实施例的功率二极管的制备方法，包括：步骤102，在N型衬底上依次形成N型外延层和N型外延层的预设区域的N型结区；步骤104，在形成N型结区后，在N型外延层上依次形成场氧化层、多晶硅层和绝缘层掩膜结构，绝缘层掩膜结构与N型结区在垂直方向上对齐；步骤106，以绝缘层掩膜结构为掩膜，依次对多晶硅层和场氧化层进行各向异性刻蚀，以暴露出用于制作体区的外延层的指定区域；步骤108，在外延层的指定区域形成P型体区，并在P型体区的边缘形成P-型区域；步骤110，在P-型区域的内侧的外延层中，形成与P-型区域分离的N+型区域和电极，以完成功率二极管的制作。
在该技术方案中，通过在N型外延层(栅极下方区域)中形成N型结区，在保证耐压特性、反向恢复特性和耐高温特性的同时，降低了通态压降，提升了器件可靠性。
具体地，多晶硅层和场氧化层被刻蚀后，分别作为器件的栅极和栅氧化层，N型外延层的预设区域即为所述栅氧化层的下方，同时，保证体区的离子浓度不受影响，也即在优化导通压降的同时，保证了器件的耐压特性，工艺上采用自对准工艺进行光刻，工艺可靠性高且兼容于CMOS标准工艺，适于进行批量生产。
在上述技术方案中，优选地，在N型衬底上依次形成N型外延层和N型外延层的预设区域的N型结区，包括以下具体步骤：在N型衬底上依次形成N型外延层和掩膜层，掩膜层用于暴露出N型外延层的预设区域；对预设区域进行N型离子注入，以形成N型结区。
在该技术方案中，通过对预设区域进行N型离子注入，以形成N型结区，在保证耐压特性、反向恢复特性和耐高温特性的同时，降低了通态压降，提升了器件可靠性。
在上述技术方案中，优选地，在形成N型结区后，在N型外延层上依次形成场氧化层、多晶硅层和绝缘层掩膜结构，绝缘层掩膜结构与N型结区在垂直方向上对齐，包括以下具体步骤：在N型外延层上依次形成场氧化层、多晶硅层和绝缘层；在绝缘层上形成图形化掩膜后，对绝缘层采用湿法腐蚀处理，和/或采用各向同性腐蚀气体对绝缘层进行干法腐蚀处理，以形成绝缘层掩膜结构。
在该技术方案中，通过在绝缘层上形成图形化掩膜后，对绝缘层采用湿法腐蚀处理，和/或采用各向同性腐蚀气体对绝缘层进行干法腐蚀处理，在钻蚀效应的作用下，形成了图形化掩膜和多晶硅层之间的凹槽，场氧化层刻蚀后作为栅氧化层，栅氧化层下方的外延层中形成有N型结区，降低了器件的通态压降。
在上述技术方案中，优选地，在外延层的指定区域形成P型体区，并在P型体区的边缘形成P-型区域，包括以下具体步骤：采用第一次P型离子注入在外延层的指定区域形成P型体区。
在该技术方案中，通过采用第一次P型离子注入在外延层的指定区域形成P型体区，形成了器件的沟道区。
在上述技术方案中，优选地，在外延层的指定区域形成P型体区，并在P型体区的边缘形成P-型区域，包括以下具体步骤：对多晶硅层进行第二次P型离子注入和退火处理，以在经过各向异性刻蚀的场氧化层的边缘下方的外延层中，形成P-型区域。
在该技术方案中，通过对多晶硅层进行第二次P型离子注入和退火处理，以在经过各向异性刻蚀的场氧化层的边缘下方的外延层中，形成P-型区域，从而保证了器件的可靠性和稳定性，以场氧化层为掩膜形成P-型区域，有效地控制P-型区域的结深和离子浓度，避免了P-型区域和N+型区域过于接近而导致漏电流过大的问题，同时优化了功率二极管的低导通特性。
在上述技术方案中，优选地，第一次P型离子注入的注入能量大于第二次P型离子注入的注入能量。
在该技术方案中，通过设定第一次P型离子注入工艺的注入能量大于第二次P型离子注入工艺的注入能量，形成了可靠性高的P型体区和P-型区域，也即功率二极管的沟道区和阳极离子区。
在上述技术方案中，优选地，第一次P型离子注入的注入剂量大于第二次P型离子注入的注入剂量。
在该技术方案中，通过设定第一次P型离子注入工艺的注入剂量大于第二次P型离子注入工艺的注入剂量，进一步地保证了形成的P型体区和P-型区域的可靠性高，保证了低反向漏电、低导通特性，从而提升了功率二极管的可靠性。
在上述技术方案中，优选地，在P-型区域的内侧的外延层中，形成与P-型区域分离的N+型区域和电极，以完成功率二极管的制作，包括以下具体步骤：在形成P-型区域后，在N型衬底上形成N+型多晶硅层；对N+型多晶硅层进行各向异性刻蚀，以去除绝缘层掩膜结构上方和P型体区上方的N+型多晶硅层，以形成同时与多晶硅层、场氧化层和P型体区的边缘接触的N+型多晶硅侧墙；对N+型多晶硅侧墙进行退火处理，以形成与P-型区域分离的N+型区域。
在该技术方案中，通过形成N+型多晶硅侧墙，并对其进行退火处理，使得N+型多晶硅侧墙中的离子扩散于P型体区中，以形成N+型区域，也即超势垒二极管的阴极离子区，并有效地控制了N+型区域的结深和离子浓度，从而避免了N+型区域和P-型区域过于接近而导致漏电流过高的问题，有效地提高了功率二极管的可靠性。
在上述技术方案中，优选地，在P-型区域的内侧的外延层中，形成与P-型区域分离的N+型区域和电极，以完成功率二极管的制作，还包括以下具体步骤：在形成N+型区域后，采用金属溅射工艺、电镀工艺和蒸镀工艺中的一种工艺或多种工艺的任意组合，在N型衬底上形成同时与绝缘层掩膜、多晶硅层、P型体区接触的金属层，金属层即为功率二极管的电极。
在该技术方案中，通过形成功率二极管的电极，保证了制备的低反向漏电、低导通电压的超势垒二极管可以集成于应用级电路中，也即通过键合工艺，即可实现电极和应用级电路之间的串接，工艺方法简单。
图2至图14示出了根据本发明的实施例的功率二极管的加工过程的剖面示意图。
如图2至图14所示，优选地，在N型衬底202上依次形成N型外延层204和N型外延层204的预设区域的N型结区210；在形成N型结区210后，在N型外延层204上依次形成场氧化层212、多晶硅层214和绝缘层掩膜结构216，绝缘层掩膜结构216与N型结区210在垂直方向上对齐；以绝缘层掩膜结构216为掩膜，依次对多晶硅层214和场氧化层212进行各向异性刻蚀，以暴露出用于制作体区的外延层的指定区域；在外延层的指定区域形成P型体区218，并在P型体区218的边缘形成P-型区域222；在P-型区域222的内侧的外延层中，形成与P-型区域222分离的N+型区域226和电极228，以完成功率二极管的制作。
在该技术方案中，通过在N型外延层204(栅极下方区域)中形成N型结区210，在保证耐压特性、反向恢复特性和耐高温特性的同时，降低了通态压降，提升了器件可靠性。
具体地，多晶硅层214和场氧化层212被刻蚀后，分别作为器件的栅极和栅氧化层，N型外延层204的预设区域即为所述栅氧化层的下方，同时，保证体区的离子浓度不受影响，也即在优化导通压降的同时，保证了器件的耐压特性，工艺上采用自对准工艺进行光刻，工艺可靠性高且兼容于CMOS标准工艺，适于进行批量生产。
如图2至图6所示，优选地，在N型衬底202上依次形成N型外延层204和N型外延层204的预设区域的N型结区210，包括以下具体步骤：如图2所示，在N型衬底202上依次形成N型外延层204和掩膜层206(氧化物层)，如图3所示，掩膜层206基于光刻胶208实现图形化处理，掩膜层206用于暴露出N型外延层204的预设区域，掩膜层206的厚度为L1；如图4所示，去除光刻胶208，并采用热氧化工艺加厚掩膜层206，如图5所示，对加厚的掩膜层206进行盲刻，以形成氧化物侧墙，厚度为L2，L2小于或等于L1，优选地，L2为如图6所示，对预设区域进行N型离子注入，以形成N型结区210。
在该技术方案中，通过对预设区域进行N型离子注入，以形成N型结区210，在保证耐压特性、反向恢复特性和耐高温特性的同时，降低了通态压降，提升了器件可靠性。
如图7和图8所示，优选地，在形成N型结区210后，在N型外延层204上依次形成场氧化层212、多晶硅层214和绝缘层掩膜结构216，绝缘层掩膜结构216与N型结区210在垂直方向上对齐，包括以下具体步骤：如图7所示，在N型外延层204上依次形成场氧化层212、多晶硅层214和绝缘层；如图8所示，在绝缘层上形成图形化掩膜后，对绝缘层采用湿法腐蚀处理，和/或采用各向同性腐蚀气体对绝缘层进行干法腐蚀处理，以形成绝缘层掩膜结构216。
在该技术方案中，通过在绝缘层上形成图形化掩膜后，对绝缘层采用湿法腐蚀处理，和/或采用各向同性腐蚀气体对绝缘层进行干法腐蚀处理，在钻蚀效应的作用下，形成了图形化掩膜和多晶硅层214之间的凹槽，场氧化层212刻蚀后作为栅氧化层，栅氧化层下方的外延层中形成有N型结区210，降低了器件的通态压降。
如图9所示，优选地，在外延层的指定区域形成P型体区218，并在P型体区218的边缘形成P-型区域222，包括以下具体步骤：采用第一次P型离子注入在外延层的指定区域形成P型体区218。
在该技术方案中，通过采用第一次P型离子注入在外延层的指定区域形成P型体区218，形成了器件的沟道区。
如图10所示，优选地，在外延层的指定区域形成P型体区218，并在P型体区218的边缘形成P-型区域222，包括以下具体步骤：对多晶硅层214进行第二次P型离子注入，形成P型多晶硅220，进而通过退火处理在经过各向异性刻蚀的场氧化层212的边缘下方的外延层中，形成P-型区域222。
在该技术方案中，通过对多晶硅层214进行第二次P型离子注入和退火处理，以在经过各向异性刻蚀的场氧化层212的边缘下方的外延层中，形成P-型区域222，从而保证了器件的可靠性和稳定性，以场氧化层212为掩膜形成P-型区域222，有效地控制P-型区域222的结深和离子浓度，避免了P-型区域222和N+型区域226过于接近而导致漏电流过大的问题，同时优化了功率二极管的低导通特性。
在上述技术方案中，优选地，第一次P型离子注入的注入能量大于第二次P型离子注入的注入能量。
在该技术方案中，通过设定第一次P型离子注入工艺的注入能量大于第二次P型离子注入工艺的注入能量，形成了可靠性高的P型体区218和P-型区域222，也即功率二极管的沟道区和阳极离子区。
在上述技术方案中，优选地，第一次P型离子注入的注入剂量大于第二次P型离子注入的注入剂量。
在该技术方案中，通过设定第一次P型离子注入工艺的注入剂量大于第二次P型离子注入工艺的注入剂量，进一步地保证了形成的P型体区218和P-型区域222的可靠性高，保证了低反向漏电、低导通特性，从而提升了功率二极管的可靠性。
如图11至图13所示，优选地，在P-型区域222的内侧的外延层中，形成与P-型区域222分离的N+型区域226和电极228，以完成功率二极管的制作，包括以下具体步骤：如图11所示，在形成P-型区域222后，在N型衬底202上形成N+型多晶硅层224；如图12所示，对N+型多晶硅层224进行各向异性刻蚀，以去除绝缘层掩膜结构216上方和P型体区218上方的N+型多晶硅层224，以形成同时与多晶硅层214、场氧化层212和P型体区218的边缘接触的N+型多晶硅侧墙；如图13所示，对N+型多晶硅侧墙进行退火处理，以形成与P-型区域222分离的N+型区域226。
在该技术方案中，通过形成N+型多晶硅侧墙，并对其进行退火处理，使得N+型多晶硅侧墙中的离子扩散于P型体区218中，以形成N+型区域226，也即超势垒二极管的阴极离子区，并有效地控制了N+型区域226的结深和离子浓度，从而避免了N+型区域226和P-型区域222过于接近而导致漏电流过高的问题，有效地提高了功率二极管的可靠性。
如图14所示，优选地，在P-型区域222的内侧的外延层中，形成与P-型区域222分离的N+型区域226和电极228，以完成功率二极管的制作，还包括以下具体步骤：在形成N+型区域226后，采用金属溅射工艺、电镀工艺和蒸镀工艺中的一种工艺或多种工艺的任意组合，在N型衬底202上形成同时与绝缘层掩膜、多晶硅层214、P型体区218接触的金属层，金属层即为功率二极管的电极228。
在该技术方案中，通过形成功率二极管的电极228，保证了制备的低反向漏电、低导通电压的超势垒二极管可以集成于应用级电路中，也即通过键合工艺，即可实现电极228和应用级电路之间的串接，工艺方法简单。
以上结合附图详细说明了本发明的技术方案，本发明提出了一种功率二极管的制备方法和一种功率二极管，通过在N型外延层(栅极下方区域)中形成N型结区，在保证耐压特性、反向恢复特性和耐高温特性的同时，降低了通态压降，提升了器件可靠性。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种功率二极管的制备方法，其特征在于，包括：
在N型衬底上依次形成N型外延层和所述N型外延层的预设区域的N型结区；
在形成所述N型结区后，在所述N型外延层上依次形成场氧化层、多晶硅层和绝缘层掩膜结构，所述绝缘层掩膜结构与所述N型结区在垂直方向上对齐；
以所述绝缘层掩膜结构为掩膜，依次对所述多晶硅层和所述场氧化层进行各向异性刻蚀，以暴露出用于制作体区的所述外延层的指定区域；
在所述外延层的指定区域形成P型体区，并在所述P型体区的边缘形成P-型区域；
在所述P-型区域的内侧的外延层中，形成与所述P-型区域分离的N+型区域和电极，以完成所述功率二极管的制作。
2.根据权利要求1所述的功率二极管的制备方法，其特征在于，在N型衬底上依次形成N型外延层和所述N型外延层的预设区域的N型结区，包括以下具体步骤：
在所述N型衬底上依次形成N型外延层和掩膜层，所述掩膜层用于暴露出所述N型外延层的预设区域；
对所述预设区域进行N型离子注入，以形成所述N型结区。
3.根据权利要求1所述的功率二极管的制备方法，其特征在于，在形成所述N型结区后，在所述N型外延层上依次形成场氧化层、多晶硅层和绝缘层掩膜结构，所述绝缘层掩膜结构与所述N型结区在垂直方向上对齐，包括以下具体步骤：
在所述N型外延层上依次形成所述场氧化层、所述多晶硅层和所述绝缘层；
在所述绝缘层上形成图形化掩膜后，对所述绝缘层采用湿法腐蚀处理，和/或采用各向同性腐蚀气体对所述绝缘层进行干法腐蚀处理，以形成所述绝缘层掩膜结构。
4.根据权利要求1所述的功率二极管的制备方法，其特征在于，在所述外延层的指定区域形成P型体区，并在所述P型体区的边缘形成P-型区域，包括以下具体步骤：
采用第一次P型离子注入在所述外延层的指定区域形成所述P型体区。
5.根据权利要求4所述的功率二极管的制备方法，其特征在于，在所述外延层的指定区域形成P型体区，并在所述P型体区的边缘形成P-型区域，包括以下具体步骤：
对所述多晶硅层进行第二次P型离子注入和退火处理，以在经过各向异性刻蚀的场氧化层的边缘下方的外延层中，形成所述P-型区域。
6.根据权利要求5所述的功率二极管的制备方法，其特征在于，所述第一次P型离子注入的注入能量大于所述第二次P型离子注入的注入能量。
7.根据权利要求5或6所述的功率二极管的制备方法，其特征在于，所述第一次P型离子注入的注入剂量大于所述第二次P型离子注入的注入剂量。
8.根据权利要求1至6中任一项所述的功率二极管的制备方法，其特征在于，在所述P-型区域的内侧的外延层中，形成与所述P-型区域分离的N+型区域和电极，以完成所述功率二极管的制作，包括以下具体步骤：
在形成所述P-型区域后，在所述N型衬底上形成N+型多晶硅层；
对所述N+型多晶硅层进行各向异性刻蚀，以去除所述绝缘层掩膜结构上方和所述P型体区上方的N+型多晶硅层，以形成同时与所述多晶硅层、所述场氧化层和所述P型体区的边缘接触的N+型多晶硅侧墙；
对所述N+型多晶硅侧墙进行退火处理，以形成与所述P-型区域分离的所述N+型区域。
9.根据权利要求1至6中任一项所述的功率二极管的制备方法，其特征在于，在所述P-型区域的内侧的外延层中，形成与所述P-型区域分离的N+型区域和电极，以完成所述功率二极管的制作，还包括以下具体步骤：
在形成所述N+型区域后，采用金属溅射工艺、电镀工艺和蒸镀工艺中的一种工艺或多种工艺的任意组合，在所述N型衬底上形成同时与所述绝缘层掩膜、所述多晶硅层、P型体区接触的金属层，所述金属层即为所述功率二极管的电极。
10.一种功率二极管，其特征在于，采用如权利要求书1至9中任一项所述的功率二极管的制备方法作而成。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765264B1 (en) * | 2000-12-19 | 2004-07-20 | Advanced Power Devices | Method of fabricating power rectifier device to vary operating parameters and resulting device |
| CN101764162A (zh) * | 2010-01-15 | 2010-06-30 | 扬州扬杰电子科技有限公司 | 一种金属氧化物场效应二极管及mos二极管 |
| CN201611660U (zh) * | 2010-01-15 | 2010-10-20 | 扬州扬杰电子科技有限公司 | 金属氧化物场效应二极管及mos二极管 |
| CN103107094A (zh) * | 2013-01-23 | 2013-05-15 | 中航（重庆）微电子有限公司 | 一种耗尽型功率场效应晶体管及其制备方法 |
| CN104576359A (zh) * | 2013-10-23 | 2015-04-29 | 无锡华润上华半导体有限公司 | 功率二极管的制备方法 |
| CN104810408A (zh) * | 2014-01-24 | 2015-07-29 | 无锡华润华晶微电子有限公司 | 一种超势垒整流器件及其制造方法 |
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- 2016-07-05 CN CN201610522554.7A patent/CN107579120B/zh not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765264B1 (en) * | 2000-12-19 | 2004-07-20 | Advanced Power Devices | Method of fabricating power rectifier device to vary operating parameters and resulting device |
| CN101764162A (zh) * | 2010-01-15 | 2010-06-30 | 扬州扬杰电子科技有限公司 | 一种金属氧化物场效应二极管及mos二极管 |
| CN201611660U (zh) * | 2010-01-15 | 2010-10-20 | 扬州扬杰电子科技有限公司 | 金属氧化物场效应二极管及mos二极管 |
| CN103107094A (zh) * | 2013-01-23 | 2013-05-15 | 中航（重庆）微电子有限公司 | 一种耗尽型功率场效应晶体管及其制备方法 |
| CN104576359A (zh) * | 2013-10-23 | 2015-04-29 | 无锡华润上华半导体有限公司 | 功率二极管的制备方法 |
| CN104810408A (zh) * | 2014-01-24 | 2015-07-29 | 无锡华润华晶微电子有限公司 | 一种超势垒整流器件及其制造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111341851A (zh) * | 2020-03-16 | 2020-06-26 | 江阴新顺微电子有限公司 | 一种组合终端结构快恢复二极管芯片及制造工艺 |
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