CN107546189A - 封装堆迭结构 - Google Patents

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Abstract

一种封装堆迭结构，包括：承载结构、以多个支撑件设于该承载结构上的封装基板、形成于该封装基板边缘的止挡凸部、以及设于该封装基板与该承载结构之间的封装层，且该止挡凸部较该封装基板的电性接触垫邻近该封装基板的边缘，以当该封装层形成于该封装基板与该承载结构之间时，该封装层的封装胶材只会溢流至该止挡凸部外，并不会越过该止挡凸部而流到该电性接触垫上，以于去除残留的封装胶材时避免损坏该电性接触垫。

Description

封装堆迭结构
技术领域
本发明有关一种封装结构，尤指一种可防止溢胶的堆迭封装结构。
背景技术
随着半导体封装技术的演进，半导体装置(Semiconductor device)已开发出不同的封装型态，而为提升电性功能及节省封装空间，遂堆迭多个封装结构以形成封装堆迭结构(Package on Package，POP)，此种封装方式能发挥系统封装(SiP)异质整合特性，可将不同功用的电子元件，例如：记忆体、中央处理器、绘图处理器、影像应用处理器等，通过堆迭设计达到系统的整合，适合应用于各种轻薄型电子产品。
图1为现有封装堆迭结构1的剖面示意图。如图1所示，该封装堆迭结构1由第一封装基板11及第二封装基板12堆迭而成。该第一封装基板11上侧具有多个电性接触垫110及外露这些电性接触垫110的防焊层112，并设有电性连接该第一封装基板11的第一半导体元件10。该第二封装基板12上侧设有电性连接该第二封装基板12的第二半导体元件15，而下侧具有植球垫122以供结合焊球17。
此外，该第一封装基板11于其下侧通过焊锡球13迭设且电性连接于该第二封装基板12上，并于该第一封装基板11下侧与该第二封装基板12上侧之间形成封装胶体14，以包覆该第二半导体元件15与焊锡球13。
然而，现有封装堆迭结构1中，于进行形成该封装胶体14的模压(molding)制程时，若合模压力过小，则该封装胶体14的部分封装胶材14’会溢流于该第一封装基板11的电性接触垫110上而残留于其上，如图1’所示，故需以激光或蚀刻方式去除该封装胶材14’，却因而容易一并移除该电性接触垫110及其周围的防焊层112，造成该第一封装基板11的信赖性不佳。
此外，以激光或蚀刻方式去除该封装胶材14’时，并无法将该封装胶材14’完全去除，因而造成后续组装该第一半导体元件10的制程中，该第一半导体元件10无法有效接置于该电性接触垫110上，且无法有效与该电性接触垫110电性连接。
又，于进行形成该封装胶体14的模压制程时，若合模压力过大，则该焊锡球13于回焊后的体积及高度的公差大，不仅接点容易产生缺陷，导致电性连接品质不良，而且该焊锡球13所排列成的栅状阵列(grid array)容易产生共面性(coplanarity)不良，导致接点应力(stress)不平衡而容易造成该第一与第二封装基板11,12之间呈倾斜接置，甚至产生接点偏移的问题。
因此，如何克服现有技术中的种种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的缺失，本发明提供一种封装堆迭结构，以于去除残留的封装胶材时避免损坏该电性接触垫。
本发明的封装堆迭结构包括：承载结构；多个支撑件，其设于该承载结构上；封装基板，其具有相对的第一表面及第二表面，该第一表面具有多个电性接触垫，且其以第二表面结合这些支撑件以迭设于该承载结构上；止挡凸部，其形成于该封装基板的第一表面上且较该电性接触垫邻近该封装基板的边缘；以及封装层，其设于该封装基板与该承载结构之间，并包覆这些支撑件。
前述的封装堆迭结构中，该封装基板还具有外露该多个电性接触垫的绝缘保护层，且该绝缘保护层呈阶梯状以作为该止挡凸部。
前述的封装堆迭结构中，该止挡凸部的表面为粗糙面。
前述的封装堆迭结构中，该止挡凸部为拦坝构造，以围绕这些电性接触垫。例如，该拦坝构造的材质为金属材质或绝缘材质。
前述的封装堆迭结构中，还包括电子元件，其设于该封装基板上并电性连接该电性接触垫。
前述的封装堆迭结构中，该承载结构包含：第二封装基板，其供该封装基板通过该多个支撑件迭设于其上；以及第二电子元件，其设于该第二封装基板上且电性连接该第二封装基板，并使该封装层包覆该第二电子元件。例如，该封装层还形成于该第二封装基板与该电子元件之间。
前述的封装堆迭结构中，该支撑件包含有相互结合的第一金属柱与第二金属柱，且该第一金属柱结合该封装基板，该第二金属柱结合该承载结构。例如，该支撑件还具有结合该第一金属柱与该第二金属柱的焊锡材料。
另外，前述的封装堆迭结构中，该支撑件电性连接该封装基板及承载结构。
由上可知，本发明的封装堆迭结构，通过该止挡凸部的设计，使其较该电性接触垫邻近该封装基板的边缘，故于形成该封装层时，即便发生封装层的胶材溢流，该封装层的胶材将溢流至该止挡凸部而集中于该止挡凸部外，避免溢流至该电性接触垫上。因此，当去除残留的胶材时，仅会损坏该止挡凸部及其周围的绝缘保护层，而不致损坏该电性接触垫，避免影响该封装基板与该承载结构的信赖性。此外，即使无法将溢流的完全去除，仍不会影响后续制程。
附图说明
图1为现有封装堆迭结构的剖视示意图；其中，图1’为图1的局部放大图；
图2为本发明封装堆迭结构的第一实施例的剖视示意图；其中，图2’为图2的局部放大图；
图3为图2的另一实施例；以及
图4为本发明封装堆迭结构的第二实施例的剖视示意图；其中，图4’为图4的局部上视图。
符号说明：
1,2,4 封装堆迭结构
10 第一半导体元件
11,21 第一封装基板
110,210 电性接触垫
112 防焊层
12,22 第二封装基板
122,222 植球垫
13 焊锡球
14 封装胶体
14’,24’ 封装胶材
15 第二半导体元件
17,27 焊球
2a,3a,4a 封装结构
2b 承载结构
20 第一电子元件
200,250 焊锡凸块
21a 第一表面
21b 第二表面
21c 边缘
211 第一外接垫
212,213,223,312 绝缘保护层
212a 凸台
22a 第三表面
22b 第四表面
220 焊垫
221 第二外接垫
23 支撑件
230 焊锡材料
231 第一金属柱
232 第二金属柱
24 封装层
25 第二电子元件
26 底胶
28,28’,38,48 止挡凸部
28a 阶梯底面
28b 阶梯侧面
312’ 绝缘子层。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2为本发明封装堆迭结构2的第一实施例的剖视示意图。如图2所示，该封装堆迭结构2包括一承载结构2b、多个支撑件23、一封装结构2a以及封装层24。
所述的封装结构2a包含一第一封装基板21以及至少一止挡凸部28。
所述的第一封装基板21具有相对的第一表面21a及第二表面21b，该第一表面21a上设有多个电性接触垫210，且其第二表面21b上设有多个第一外接垫211，并于该第一及第二表面21a,21b上形成有例如防焊层的绝缘保护层212,213，并使这些电性接触垫210及第一外接垫211外露于该绝缘保护层212,213。
于本实施例中，该第一封装基板21的构造可为核心式(core)基板或无核心式(coreless)基板，其具有至少一线路层，且该线路层包含有这些电性接触垫210及这些第一外接垫211。
所述的止挡凸部28形成于该第一封装基板21上且较该电性接触垫210邻近该第一封装基板21的边缘21c，也就是该止挡凸部28相对设于该电性接触垫210的外围。
于本实施例中，于该第一表面21a上的绝缘保护层212的边缘部分作为该止挡凸部28。具体地，该绝缘保护层212自其边缘朝中间方向的位置向上隆起而形成凸台212a，以于该绝缘保护层212的边缘形成阶梯状的止挡凸部28，使该止挡凸部28的阶梯侧面28b(即该凸台212a所构成)能阻挡溢流的封装胶材24’，其中，这些电性接触垫210位于该凸台212a的中间处。
此外，如图2’所示，可选择性地，令该止挡凸部28’的阶梯底面28a为粗糙面，以通过该止挡凸部28’的阶梯侧面28b阻挡溢流的封装胶材24’，且通过该阶梯底面28a为粗糙面以利于减缓封装胶材24’的流动。
又，如图3所示的封装结构3a，该止挡凸部38可依需求形成多个阶层。例如，可于该第一表面21a上形成多个绝缘子层312’(如绿漆)，且各该绝缘子层312’的布设面积不同，以作为该绝缘保护层312，使该绝缘保护层312的边缘呈现多个阶层。
另外，该封装结构2a还包括至少一第一电子元件20，设于该第一封装基板21的第一表面21a上并电性连接该电性接触垫210。所述的第一电子元件20为主动元件或被动元件；或者，可于该第一封装基板21上设置多个第一电子元件20，且可选自主动元件、被动元件或其组合，该主动元件为例如晶片，而该被动元件为例如电阻、电容及电感。具体地，该第一电子元件20以覆晶方式(如通过焊锡凸块200)电性连接该电性接触垫210，并形成底胶26于该第一电子元件20与该第一封装基板21的第一表面21a(或绝缘保护层212)之间。
应可理解地，该第一电子元件20也可以打线方式电性连接该电性接触垫210。
所述的承载结构2b包含一第二封装基板22以及至少一第二电子元件25。
于本实施例中，该第二封装基板22具有相对的第三表面22a及第四表面22b，该第三表面22a上设有多个焊垫220与第二外接垫221，且该第四表面22b上设有多个用以结合焊球27的植球垫222，并于该第三及第四表面22a,22b上形成有例如防焊层的绝缘保护层223，且令这些焊垫220、第二外接垫221及植球垫222外露于该绝缘保护层223。
此外，该第二电子元件25为主动元件或被动元件；或者，可于该第二封装基板22上设置多个第二电子元件25，该第二电子元件25选自主动元件、被动元件或其组合，该主动元件为例如晶片，而该被动元件为例如电阻、电容及电感。具体地，该第二电子元件25通过多个焊锡凸块250设于该焊垫220上，即该第二电子元件25以覆晶方式电性连接该第二封装基板22。
应可理解地，该第二电子元件25也可以打线方式电性连接该焊垫220。
所述的支撑件23结合于该第一封装基板21的第二表面21b与该第二封装基板22的第三表面22a之间，使该封装结构2a迭设于该承载结构2b上，且该支撑件23电性连接该封装结构2a及该承载结构2b，也就是电性连接该第一封装基板21及该第二封装基板22。
于本实施例中，该支撑件23包含有相互结合的第一金属柱231与第二金属柱232，且该第一金属柱231结合该封装结构2a的第一封装基板21，该第二金属柱232结合该承载结构2b的第二封装基板22。于其他实施例中，支撑件23可以只有形成于第一封装基板21的第一金属柱231并以第一金属柱231结合第二封装基板22。
具体地，于该第一外接垫211上电镀形成例如铜柱的第一金属柱231，且于该第二外接垫221上电镀形成例如铜柱的第二金属柱232，并于该第一及第二金属柱231,232上可形成焊锡材料230，以利于结合该第二金属柱232与该第一金属柱231，故该支撑件23可还具有结合该第一金属柱231与该第二金属柱232的焊锡材料230。
所述的封装层24形成于该封装结构2a与该承载结构2b之间，以包覆这些支撑件23与该第二电子元件25。
于本实施例中，该封装层24还形成于该第二封装基板22的第三表面22a(或绝缘保护层223)与该第二电子元件25之间。于其它实施例中，也可形成底胶于该第二封装基板22的第三表面22a(或绝缘保护层223)与该第二电子元件25之间。
图4及图4’为本发明封装堆迭结构4的第二实施例的示意图。本实施例与第一实施例的差异在于止挡凸部的变化，其它构造大致相同，故以下仅说明相异处，而不再赘述相同处。
如图4及图4’所示的封装结构4a，该止挡凸部48为拦坝(dam)构造，其设于该第一表面21a上的绝缘保护层212上并围绕这些电性接触垫210。
于本实施例中，该止挡凸部48为金属框架体，如矩形铜框。于其它实施例中，该止挡凸部48也可为绝缘体，其可与该绝缘保护层212的材质相同或不相同，故该止挡凸部48可与该绝缘保护层212一体成形或分开制作。
综上所述，本发明的封装堆迭结构2,4及其封装结构2a,3a,4a通过该止挡凸部28,28’,38,48的设计，使其较该电性接触垫210邻近该第一封装基板21的边缘，故于形成该封装层24时，若产生溢胶，该溢出的封装胶材24’会溢流至该止挡凸部28,28’,38,48而集中于该止挡凸部28,28’,38,48外，避免流至该电性接触垫210上，而不致残留于该电性接触垫210上。因此，当以激光或蚀刻方式去除残留的该封装胶材24’时，仅会损坏该止挡凸部28,28’,38,48及其周围的绝缘保护层212，而不会损坏该电性接触垫210，避免影响该第一封装基板21的信赖性。
此外，以激光或蚀刻方式去除残留的封装胶材24’时，即使无法将该封装胶材24’完全去除，仍不会影响后续制程。例如，该第一电子元件20仍可有效接置于该电性接触垫210上，且该焊锡凸块200与该电性接触垫210的电性连接可保持良好，而不受残留的封装胶材24’影响。
又，本发明的支撑件23的主要组成为铜柱构造，因铜柱于回焊时不易改变形状，因而其体积及高度的公差小，即尺寸变异容易控制，使接点不易产生缺陷，而有效提升电性连接品质，且这些支撑件23所排列成的栅状阵列(grid array)的共面性(coplanarity)良好，以易于控制产品高度，故该第一封装基板21与该第二封装基板22之间不会呈倾斜接置。另外，本发明的支撑件23形状不限为柱体也可以是球体。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (11)

1.一种封装堆迭结构，其特征为，该封装堆迭结构包括：
承载结构；
多个支撑件，其设于该承载结构上；
封装基板，其具有相对的第一表面及第二表面，该第一表面具有多个电性接触垫，且其以第二表面结合这些支撑件以迭设于该承载结构上；
止挡凸部，其形成于该封装基板的第一表面上且较该电性接触垫邻近该封装基板的边缘；以及
封装层，其设于该封装基板与该承载结构之间，并包覆这些支撑件。
2.如权利要求1所述的封装堆迭结构，其特征为，该封装基板还设有外露该多个电性接触垫的绝缘保护层，且该绝缘保护层呈阶梯状以作为该止挡凸部。
3.如权利要求1所述的封装堆迭结构，其特征为，该止挡凸部的表面为粗糙面。
4.如权利要求1所述的封装堆迭结构，其特征为，该止挡凸部为拦坝构造，以围绕该多个电性接触垫。
5.如权利要求4所述的封装堆迭结构，其特征为，该拦坝构造的材质为金属材质或绝缘材质。
6.如权利要求1所述的封装堆迭结构，其特征为，该结构还包括设于该封装基板上并电性连接该电性接触垫的电子元件。
7.如权利要求1所述的封装堆迭结构，其特征为，该承载结构包含：
第二封装基板，其供该封装基板通过该多个支撑件而迭设其上；以及
第二电子元件，其设于该第二封装基板上且电性连接该第二封装基板，并使该封装层包覆该第二电子元件。
8.如权利要求7所述的封装堆迭结构，其特征为，该封装层还形成于该第二封装基板与该第二电子元件之间。
9.如权利要求1所述的封装堆迭结构，其特征为，该支撑件包含有相互结合的第一金属柱与第二金属柱，且该第一金属柱结合该封装基板，该第二金属柱结合该承载结构。
10.如权利要求9所述的封装堆迭结构，其特征为，该支撑件还包含有结合于该第一金属柱与该第二金属柱之间的焊锡材料。
11.如权利要求1所述的封装堆迭结构，其特征为，该支撑件电性连接该封装基板及承载结构。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111092064A (zh) * 2018-10-23 2020-05-01 矽品精密工业股份有限公司 电子封装件
CN111508903A (zh) * 2019-01-30 2020-08-07 相互股份有限公司 电子装置的封装基板结构及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101106093A (zh) * 2006-07-11 2008-01-16 日月光半导体制造股份有限公司 基板焊罩层制造方法及其结构
CN101226906A (zh) * 2008-02-15 2008-07-23 日月光半导体制造股份有限公司 具有拦坝的芯片承载器
CN104681499A (zh) * 2013-11-29 2015-06-03 矽品精密工业股份有限公司 封装堆栈结构及其制法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101106093A (zh) * 2006-07-11 2008-01-16 日月光半导体制造股份有限公司 基板焊罩层制造方法及其结构
CN101226906A (zh) * 2008-02-15 2008-07-23 日月光半导体制造股份有限公司 具有拦坝的芯片承载器
CN104681499A (zh) * 2013-11-29 2015-06-03 矽品精密工业股份有限公司 封装堆栈结构及其制法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111092064A (zh) * 2018-10-23 2020-05-01 矽品精密工业股份有限公司 电子封装件
CN111092064B (zh) * 2018-10-23 2021-10-22 矽品精密工业股份有限公司 电子封装件
CN111508903A (zh) * 2019-01-30 2020-08-07 相互股份有限公司 电子装置的封装基板结构及其制造方法

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