CN107544300A - 一种接口处理装置及其控制方法 - Google Patents

Abstract

本发明公开了一种接口处理装置及其控制方法，该装置包括：IO口扩展单元(10)和电平转换单元(20)；其中，所述IO口扩展单元(10)，用于将待扩展的第一IO口，扩展到所需数量的第二IO口；所述电平转换单元(20)，用于当所述第二IO口的第一逻辑电平与外部的被控负载的第二逻辑电平不一致时，将所述第一逻辑电平转换为所述第二逻辑电平。本发明的方案，可以解决现有技术中硬件电路开发过程中主控芯片IO口资源不足且逻辑电平匹配性差的问题，达到IO口资源足且逻辑电平匹配性好的效果。

Description

一种接口处理装置及其控制方法

技术领域

本发明属于电子电路技术领域，具体涉及一种接口处理装置及其控制方法，尤其涉及一种具有电平转换功能的IO口扩展电路、以及该电路的控制方法。

背景技术

硬件电路开发过程中经常会遇到两个问题：⑴所选的主控芯片(MCU)的IO口资源不够用；⑵主控芯片逻辑电平与外围芯片电路逻辑电平不一致。

若一味地替换主控芯片、外围芯片等，会造成开发时间和成本的浪费。

现有技术中，存在IO口资源不足、逻辑电平匹配性差和维护成本高等缺陷。

发明内容

本发明的目的在于，针对上述缺陷，提供一种接口处理装置及其控制方法，以解决现有技术中硬件电路开发过程中主控芯片IO口资源不足且逻辑电平匹配性差的问题，达到IO口资源足且逻辑电平匹配性好的效果。

本发明提供一种接口处理装置，包括：IO口扩展单元和电平转换单元；其中，所述IO口扩展单元，用于将待扩展的第一IO口，扩展到所需数量的第二IO口；所述电平转换单元，用于当所述第二IO口的第一逻辑电平与外部的被控负载的第二逻辑电平不一致时，将所述第一逻辑电平转换为所述第二逻辑电平。

可选地，所述电平转换单元，还用于将所述第二逻辑电平的所述第二IO口，输出至所述被控负载；和/或，所述IO口扩展单元，还用于当所述第一逻辑电平与所述第二逻辑电平一致时，将所述第一逻辑电平的所述第二IO口输出至所述被控负载。

可选地，与所述IO口扩展单元适配，还设置有：至少两个输入端和至少一个输出端；其中，所述至少两个输入端，用于接收所述第一IO口的时钟信号和串行数据信号；所述至少一个输出端，用于将所述第二IO口输出至所述电平转换单元，和/或用于将所述第一逻辑电平的所述第二IO口输出至所述被控负载。

可选地，所述IO口扩展单元，包括：IO口扩展芯片和滤波模块；所述滤波模块，适配设置在所述IO口扩展芯片的外围。

可选地，所述IO口扩展芯片，以型号为74HC595D的第一芯片、和/或型号为MC74HC164AN的第二芯片为核心元件；和/或，所述滤波模块，包括：第一电容滤波电路、第二电容滤波电路；其中，所述第一电容滤波电路，适配设置于所述IO口扩展芯片的直流电源端；所述第二电容滤波电路，适配设置于所述IO口扩展芯片的输入端、和/或输出端。

可选地，所述电平转换单元，包括：第一三极管、第二三极管和保护模块；其中，所述第一三极管的集电极，与第一直流电源适配设置，并作为所述电平转换单元的输出端；所述第一三极管的基极与第二三极管的集电极连接，并与第二直流电源适配设置；所述第二三极管的基极，作为所述电平转换单元的输入端；所述保护模块，与所述第一三极管的集电极、所述第二三极管的集电极、所述第二三极管的基极中的至少之一适配设置。

可选地，所述第一三极管、所述第二三极管中的至少之一，包括：NPN型三极管；和/或，所述保护模块，包括：第三电容滤波电路、第一上拉电阻电路、第二上拉电阻电路、分压电阻电路、限流电阻电路中的至少之一；其中，所述第三电容滤波电路，适配设置于所述第一三极管的集电极；所述第一上拉电阻电路，适配设置于所述第一三极管的集电极；所述第二上拉电阻电路，适配设置于所述第二三极管的集电极；所述分压电阻电路，适配设置于所述第二三极管的基极；所述限流电阻电路，适配设置于所述第二三极管的基极。

可选地，所述IO口扩展单元的数量为一个以上，和/或，所述电平转换单元的数量为一个以上；其中，一个以上的所述IO口扩展单元、和/或一个以上的所述电平转换单元之间的连接方式，能够根据被控负载的需求，选择串联、和/或并联的连接方式。

与上述装置相匹配，本发明再一方面提供一种接口处理装置的控制方法，包括：通过以上所述的接口处理装置，将待扩展的第一IO口，扩展到所需数量的第二IO口；确定所述第一逻辑电平与所述第二逻辑电平是否一致；当所述第二IO口的第一逻辑电平与外部的被控负载的第二逻辑电平不一致时，将所述第一逻辑电平转换为所述第二逻辑电平。

可选地，还包括：将所述第二逻辑电平的所述第二IO口，输出至所述被控负载；和/或，当所述第一逻辑电平与所述第二逻辑电平一致时，将所述第一逻辑电平的所述第二IO口输出至所述被控负载。

本发明的方案，通过简单的分离元器件搭建电路，能同时解决硬件电路开发过程中遇到的主控芯片IO口资源不足及主控芯片IO口逻辑电平与外围电路芯片逻辑电平不一致的问题，而且电路结构简单、成本低。

进一步，本发明的方案，通过简单的分离元器件搭建电路，实现具有电平转换功能的IO口扩展电路，可实现串行输入并行输出，扩展后各IO可独立控制；具有多种组合方式，可同时兼容多个电压值(例如：2.0～6.0V)。

由此，本发明的方案，通过IO口扩展单元和电平转换单元的结合设置，解决现有技术中硬件电路开发过程中主控芯片IO口资源不足且逻辑电平匹配性差的问题，从而，克服现有技术中IO口资源不足、逻辑电平匹配性差和维护成本高的缺陷，实现IO口资源足、逻辑电平匹配性好和维护成本低的有益效果。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

附图说明

图1为本发明的接口处理装置的一实施例的结构示意图；

图2为本发明的装置中IO口扩展单元的一实施例的电路原理示意图；

图3为本发明的装置中电平转换单元的一实施例的电路原理示意图；

图4为本发明的接口处理装置的一实施例的电路原理示意图。

结合附图，本发明实施例中附图标记如下：

10-IO口扩展单元；20-电平转换单元。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明具体实施例及相应的附图对本发明技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在一个实施方式中，针对硬件电路开发过程中主控芯片IO口资源不足的问题，可以替换IO口资源更多的主控芯片、增加一片主控芯片或者一个IO口扩展模块。

其中，主控芯片的选取直接决定了硬件电路方案设计的可行性，开发中途替换主控芯片可能需要大幅改动前期硬件电路方案，造成开发成本的浪费。同时增加主控芯片也会使硬件成本大幅增加。目前使用最多的IO口扩展模块多使用译码器实现，而译码器只能实现单通道选通，无法实现串行输入并行输出，扩展后的IO口也无法独立控制。

在一个实施方式中，针对主控芯片IO口逻辑电平与外围电路芯片逻辑电平不一致的问题，可以通过更换外围电路芯片或者增加电平转换芯片使主控芯片能兼容外围芯片电路逻辑电平。

但是，经验证，当遇到主芯片逻辑电平与外围芯片逻辑电平不匹配时，替换外围电路芯片可能需要新引进物料，继而可能造成成本增加和开发周期延长。而电平转换芯片只有固定的输入/输出通道数，增加电平转换芯片可能造成资源浪费，且成本较高。

根据本发明的实施例，提供了一种接口处理装置(例如：一种具有电平转换功能的IO口扩展电路)，如图1所示本发明的接口处理装置的一实施例的结构示意图。该接口处理装置可以包括：IO口扩展单元10和电平转换单元20。

可选地，所述IO口扩展单元10的数量为一个以上，和/或，所述电平转换单元20的数量为一个以上。

其中，一个以上的所述IO口扩展单元10、和/或一个以上的所述电平转换单元20之间的连接方式，能够根据被控负载的需求，选择串联、和/或并联的连接方式。

例如：如图1所示的例子，转换单元电路转换逻辑电平由IO口扩展单元电路供电电源Vcc(例如：2.0～6.0V)决定，电平转换单元电路输出逻辑电平由Vcc1决定，电平转换单元电路需要时选用，连接至任意需要的输出端，IO口扩展单元电路与电平转换单元电路可根据实际负载电路需要选择不同组合连接方式。

由此，通过一个以上的IO口扩展单元、和/或一个以上的电平转换单元的适配连接，可实现串行输入并行输出，扩展后各IO可独立控制；且具有多种组合方式，可同时兼容多个电压值(例如：2.0～6.0V)。

在一个可选例子中，所述IO口扩展单元10，可以用于将待扩展的第一IO口，扩展到所需数量的第二IO口。其中，IO口扩展单元的输入量是IO口信号，扩展的是IO口的数量。

例如：如图1所示，该具有电平转换功能的IO口扩展电路，可以包括：IO口扩展单元电路(例如：IO口扩展单元10)及电平转换单元电路(例如：电平转换单元20)。待扩展的IO经IO口扩展单元电路扩展到需要的IO口数量。

可选地，与所述IO口扩展单元10适配，还可以设置有：至少两个输入端和至少一个输出端。其中，IO口扩展单元输入至少两个，分别为第一IO口的时钟和串行数据信号；输出端至少一个，可根据需要选择接或者不接电平转换单元。

在一个可选具体例子中，所述至少两个输入端，可以用于接收所述第一IO口的时钟信号和串行数据信号。

在一个可选具体例子中，所述至少一个输出端，可以用于将所述第二IO口输出至所述电平转换单元20，和/或可以用于将所述第一逻辑电平的所述第二IO口输出至所述被控负载。

由此，通过使IO扩展单元设置至少两个输入端和至少一个输出端，可以至少实现一组待扩展IO口的扩展和不同逻辑电平下的输出，扩展和输出均较方便，且可靠性高，通用性强。

可选地，所述IO口扩展单元10，可以包括：IO口扩展芯片和滤波模块。所述滤波模块，适配设置在所述IO口扩展芯片的外围。

例如：如图2或图4所示，该具有电平转换功能的IO口扩展电路的IO口扩展单元，可以包括：IO口扩展芯片及外围滤波电容。

由此，通过IO扩展芯片和滤波模块的适配设置，能高效地实现扩展，且结构简单、成本低。

更可选地，所述IO口扩展芯片，以型号为74HC595D的第一芯片、和/或型号为MC74HC164AN的第二芯片为核心元件。

例如：如图2或图4所示，如图2所示，该具有电平转换功能的IO口扩展电路的IO口扩展单元包括：IO口扩展芯片及外围滤波电容。IO扩展芯片选用74HC595D。

例如：如图4所示，待扩展的3个IO口分别连接至74HC595D的SHCP、STCP及DS端，扩展后的IO口数据在Q0～Q7分别输出。由于74HC595D供电电源为3.3V，因此Q0～Q7输出高电平时电压为3.3V，可直接驱动3.3V驱动的外围电路。Q7连接至电平转换电路输入端，电平转换单元电路Vcc1可以取5V，将逻辑高电平由3.3V转变为5V，可直接驱动5V驱动的外围电路。

由此，通过以74HC595D、MC74HC164AN等为核心元件，处理能力强，适用范围广。

更可选地，所述滤波模块，可以包括：第一电容滤波电路(例如：图2或图4中的第一电容C1和第二电容C4等)、第二电容滤波电路(例如：图2或图4中的第三电容C3、第四电容C4和第五电容C5等)。

在一个更可选例子中，所述第一电容滤波电路，适配设置于所述IO口扩展芯片的直流电源端。

在一个更可选例子中，所述第二电容滤波电路，适配设置于所述IO口扩展芯片的输入端(例如：图2或图4中的串行移位输入端如DS端、时钟信号输出端如SHCP端、STCP端等)、和/或输出端。

例如：如图2或图4所示，IO扩展芯片选用Philips公司的74HC595D，74HC595D为串行输入并(串)行输出的带锁存功能的移位寄存器。该芯片供电电压为2.0V～6.0V，三个输入端口(两个时钟端口和一个串行数据端口)，9个输出端口(Q0～Q7为并行数据输出端口，Q7’端口为串行输出端口，Q7’可用于芯片级联扩展)，可实现3个IO口扩展到8个IO。如图2所示，该具有电平转换功能的IO口扩展电路，其IO口扩展单元中滤波电容C1可以为10μF；C2可以为100nF；C3、C4、C5均可以为470pF，所有滤波电容的电容值，可根据实际测试结果调整，不限于以上取值。

例如：如图2或图4所示，如图2所示，该具有电平转换功能的IO口扩展电路，其IO口扩展单元工作原理为：74HC595D具有一个移位寄存器和一个存储寄存器，DS(串行移位输入)端的串行数据在时钟信号SHCP(串行输入时钟)触发下依次由低位寄存器Q0移至高位寄存器Q7，同时在Q7’输出，当连续给8个SHCP时钟信号后再一个STCP触发信号，存储在移位寄存器中的数据即同时并行传输到存储寄存器中同时在输出端口输出。基于74HC595D芯片此特性，可将八个逻辑状态编码为一个八位串行信号，在SHCP和STCP(输出时钟)控制下并行输出到Q0～Q7八个输出端，实现将3个IO口扩展至8个IO口的功能。串行信号从低位到高位依次对应输出到Q0～Q7八个端口，改变串行信号中任一位的编码状态(‘0’或‘1’)即可改变对应输出端口的逻辑状态，同时不影响其他端口的输出逻辑状态，以此实现对每个输出端的独立控制。

由此，通过滤波电路的适配设置，可以提升扩展过程中信号传输的可靠性和安全性，且有利于提高扩展效率。

在一个可选例子中，所述电平转换单元20，与所述IO口扩展单元10适配设置，可以用于当所述第二IO口的第一逻辑电平与外部的被控负载的第二逻辑电平不一致时，将所述第一逻辑电平转换为所述第二逻辑电平。

例如：通过简单的分离元器件搭建电路，能同时解决硬件电路开发过程中遇到的主控芯片IO口资源不足及主控芯片IO口逻辑电平与外围电路芯片逻辑电平不一致的问题。

由此，通过IO口扩展单元和电平转换单元的适配设置，可以解决硬件电路开发过程中主控芯片IO口资源不足的问题，还可以解决主控芯片IO口逻辑电平与外围电路芯片逻辑电平不一致的问题，且电路结构简单、成本低。

可选地，所述电平转换单元20，可以包括：第一三极管(例如：图3或图4中的第一三极管Q1)、第二三极管(例如：图3或图4中的第二三极管Q2)和保护模块(例如：图3或图4所示的外围电容电阻)。

例如：如图3或图4所示，该具有电平转换功能的IO口扩展电路，其电平转换单元包括：两个三极管及外围电容电阻。

由此，通过两个三极管和保护模块的适配设置，可以实现电平转换和输出，可靠性强，且结构简单。

在一个可选具体例子中，所述第一三极管的集电极，与第一直流电源适配设置，并作为所述电平转换单元20的输出端。所述第一三极管的基极与第二三极管的集电极连接，并与第二直流电源适配设置。所述第二三极管的基极，作为所述电平转换单元20的输入端。

更可选地，所述第一三极管、所述第二三极管中的至少之一，可以包括：NPN型三极管。

在一个可选具体例子中，所述保护模块，与所述第一三极管的集电极、所述第二三极管的集电极、所述第二三极管的基极中的至少之一适配设置。

更可选地，所述保护模块，可以包括：第三电容滤波电路(例如：图3或图4中的第一电容C1)、第一上拉电阻电路(例如：图3或图4中的第一上拉电阻R1)、第二上拉电阻电路(例如：图3或图4中的第二上拉电阻R2)、分压电阻电路(例如：图3或图4中的分压电阻R3)、限流电阻电路(例如：图3或图4中的限流电阻R4)中的至少之一。

在一个更可选具体例子中，所述第三电容滤波电路，适配设置于所述第一三极管的集电极。

在一个更可选具体例子中，所述第一上拉电阻电路，适配设置于所述第一三极管的集电极。

在一个更可选具体例子中，所述第二上拉电阻电路，适配设置于所述第二三极管的集电极。

在一个更可选具体例子中，所述分压电阻电路，适配设置于所述第二三极管的基极。

在一个更可选具体例子中，所述限流电阻电路，适配设置于所述第二三极管的基极。

例如：如图3或图4所示，滤波电容C1可以为100pF，若OUTPUT输出高电平为5V时上拉电阻(例如：电阻R1)可以选10kΩ，若OUTPUT输出高电平为3.3V时上拉电阻(例如：电阻R1)可以为4.7kΩ，上拉电阻R2、分压电阻R3、限流电阻R4可以为4.7kΩ，三极管可以为NPN管。C1、R2、R3、R4的值不限于以上取值，可根据实际测试波形及输入输出电平调整。IO口扩展单元电路输出端Q0～Q7连接到电平转换单元电路INPUT端，当INPUT端为‘1’时，三极管Q2导通Q1截止，OUTPUT输出为‘1’，输出电平由Vcc1决定，反之三极管Q2截止Q1导通OUTPUT输出为‘0’。

由此，通过阻容适配设置形成保护模块，对两个三极管进行适配保护，以提升其对电平转换及转换结果输出的可靠性和精准性，且结构简单、安全性好。

在一个可选实施方式中，还可以包括：将所述第一逻辑电平的所述第二IO口、和/或所述第二逻辑电平的所述第二IO口输出至待控负载。

在一个可选例子中，所述电平转换单元20，还可以用于在将所述第一逻辑电平转换为所述第二逻辑电平后，将所述第二逻辑电平的所述第二IO口，输出至所述被控负载。

例如：如图1所示，若扩展后的输出端逻辑电平与被控制的模块电路逻辑电平不一致，则可通过电平转换单元电路转换逻辑电平后连接到被控制的模块电路。

在一个可选例子中，所述IO口扩展单元10，还可以用于当所述第一逻辑电平与所述第二逻辑电平一致时，将所述第一逻辑电平的所述第二IO口输出至所述被控负载。

例如：如图1所示，若扩展后的输出端逻辑电平与被控制的模块电路逻辑电平一致，则可直接将扩展后的输出端连接到被控制的模块电路。

由此，通过对扩展后的信号、电平转换后的信号进行适配输出，以方便负载使用，且可靠性高、安全性好。

在一个可选实施方式中，还可以包括：控制单元。

在一个可选例子中，所述控制单元，分别与所述IO口扩展单元10、所述电平转换单元20、以及所述被控负载适配设置，可以用于确定所述第一逻辑电平与所述第二逻辑电平是否一致；以及，当所述第一逻辑电平与所述第二逻辑电平不一致时，使所述第二IO口输出至所述电平转换单元20；或当所述第一逻辑电平与所述第二逻辑电平一致时，使所述第二IO口输出至所述被控负载。

其中，所述控制单元的功能，也可以在原理图方案设计时，由工程师就确定，从而直接选择是否使用电平转换单元。

由此，通过控制单元基于电平判断确定输出或处理方式，可以实现IO口的自动扩展和电平转换，处理效率高，可靠性好。

经大量的试验验证，采用本实施例的技术方案，通过简单的分离元器件搭建电路，能同时解决硬件电路开发过程中遇到的主控芯片IO口资源不足及主控芯片IO口逻辑电平与外围电路芯片逻辑电平不一致的问题，而且电路结构简单、成本低。

根据本发明的实施例，还提供了对应于接口处理装置的一种接口处理装置的控制方法。该接口处理装置的控制方法可以包括：

⑴通过以上所述的接口处理装置(例如：具有电平转换功能的IO口扩展电路)，将待扩展的第一IO口，扩展到所需数量的第二IO口。

⑵确定所述第一逻辑电平与所述第二逻辑电平是否一致。

⑶当所述第二IO口的第一逻辑电平与外部的被控负载的第二逻辑电平不一致时，将所述第一逻辑电平转换为所述第二逻辑电平。

由此，通过IO口扩展单元和电平转换单元的适配设置，可以解决硬件电路开发过程中主控芯片IO口资源不足的问题，还可以解决主控芯片IO口逻辑电平与外围电路芯片逻辑电平不一致的问题，且电路结构简单、成本低。

在一个可选实施方式中，还可以包括：将所述第二逻辑电平的所述第二IO口，输出至所述被控负载。

在一个可选实施方式中，还可以包括：当所述第一逻辑电平与所述第二逻辑电平一致时，将所述第一逻辑电平的所述第二IO口输出至所述被控负载。

由此，通过对扩展后的信号、电平转换后的信号进行适配输出，以方便负载使用，且可靠性高、安全性好。

在一个可选例子中，如图1所示，该具有电平转换功能的IO口扩展电路，可以包括：IO口扩展单元电路(例如：IO口扩展单元10)及电平转换单元电路(例如：电平转换单元20)。待扩展的IO经IO口扩展单元电路扩展到需要的IO口数量，若扩展后的输出端逻辑电平与被控制的模块电路逻辑电平不一致，则可通过电平转换单元电路转换逻辑电平后连接到被控制的模块电路；若扩展后的输出端逻辑电平与被控制的模块电路逻辑电平一致，则可直接将扩展后的输出端连接到被控制的模块电路。转换单元电路转换逻辑电平由IO口扩展单元电路供电电源Vcc(例如：2.0～6.0V)决定，电平转换单元电路输出逻辑电平由Vcc1决定，电平转换单元电路需要时选用，连接至任意需要的输出端，IO口扩展单元电路与电平转换单元电路可根据实际负载电路需要选择不同组合连接方式。

其中，Vcc1是区别于供电电源Vcc的另一供电电源。Vcc和Vcc1的电平可以一致，也可以不一致。

在一个可选例子中，如图2所示，该具有电平转换功能的IO口扩展电路的IO口扩展单元，可以包括：IO口扩展芯片及外围滤波电容。IO扩展芯片选用Philips公司的74HC595D，74HC595D为串行输入并(串)行输出的带锁存功能的移位寄存器。该芯片供电电压为2.0V～6.0V，三个输入端口(两个时钟端口和一个串行数据端口)，9个输出端口(Q0～Q7为并行数据输出端口，Q7’端口为串行输出端口，Q7’可用于芯片级联扩展)，可实现3个IO口扩展到8个IO。如图2所示，该具有电平转换功能的IO口扩展电路，其IO口扩展单元中滤波电容C1可以为10μF；C2可以为100nF；C3、C4、C5均可以为470pF，所有滤波电容的电容值，可根据实际测试结果调整，不限于以上取值。

在一个可选例子中，如图2所示，该具有电平转换功能的IO口扩展电路，其IO口扩展单元工作原理为：74HC595D具有一个移位寄存器和一个存储寄存器，DS(串行移位输入)端的串行数据在时钟信号SHCP(串行输入时钟)触发下依次由低位寄存器Q0移至高位寄存器Q7，同时在Q7’输出，当连续给8个SHCP时钟信号后再一个STCP触发信号，存储在移位寄存器中的数据即同时并行传输到存储寄存器中同时在输出端口输出。基于74HC595D芯片此特性，可将八个逻辑状态编码为一个八位串行信号，在SHCP和STCP(输出时钟)控制下并行输出到Q0～Q7八个输出端，实现将3个IO口扩展至8个IO口的功能。串行信号从低位到高位依次对应输出到Q0～Q7八个端口，改变串行信号中任一位的编码状态(‘0’或‘1’)即可改变对应输出端口的逻辑状态，同时不影响其他端口的输出逻辑状态，以此实现对每个输出端的独立控制。

可选地，如图2所示，该具有电平转换功能的IO口扩展电路的IO口扩展单元包括：IO口扩展芯片及外围滤波电容。IO扩展芯片选用74HC595D。

在一个可选例子中，如图3所示，该具有电平转换功能的IO口扩展电路，其电平转换单元包括：两个三极管及外围电容电阻。滤波电容C1可以为100pF，若OUTPUT输出高电平为5V时上拉电阻(例如：电阻R1)可以选10kΩ，若OUTPUT输出高电平为3.3V时上拉电阻(例如：电阻R1)可以为4.7kΩ，上拉电阻R2、分压电阻R3、限流电阻R4可以为4.7kΩ，三极管可以为NPN管。C1、R2、R3、R4的值不限于以上取值，可根据实际测试波形及输入输出电平调整。IO口扩展单元电路输出端Q0～Q7连接到电平转换单元电路INPUT端，当INPUT端为‘1’时，三极管Q2导通Q1截止，OUTPUT输出为‘1’，输出电平由Vcc1决定，反之三极管Q2截止Q1导通OUTPUT输出为‘0’。

在一个可选例子中，图4为一种具有电平转换功能的IO口扩展电路设计实例，待扩展的3个IO口分别连接至74HC595D的SHCP、STCP及DS端，扩展后的IO口数据在Q0～Q7分别输出。由于74HC595D供电电源为3.3V，因此Q0～Q7输出高电平时电压为3.3V，可直接驱动3.3V驱动的外围电路。Q7连接至电平转换电路输入端，电平转换单元电路Vcc1可以取5V，将逻辑高电平由3.3V转变为5V，可直接驱动5V驱动的外围电路。

由于本实施例的方法所实现的处理及功能基本相应于前述图1至图4所示的装置的实施例、原理和实例，故本实施例的描述中未详尽之处，可以参见前述实施例中的相关说明，在此不做赘述。

经大量的试验验证，采用本发明的技术方案，通过简单的分离元器件搭建电路，实现具有电平转换功能的IO口扩展电路，可实现串行输入并行输出，扩展后各IO可独立控制；具有多种组合方式，可同时兼容多个电压值(例如：2.0～6.0V)。

综上，本领域技术人员容易理解的是，在不冲突的前提下，上述各有利方式可以自由地组合、叠加。

以上所述仅为本发明的实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。

Claims (10)

1.一种接口处理装置，其特征在于，包括：IO口扩展单元(10)和电平转换单元(20)；其中，

所述IO口扩展单元(10)，用于将待扩展的第一IO口，扩展到所需数量的第二IO口；

所述电平转换单元(20)，用于当所述第二IO口的第一逻辑电平与外部的被控负载的第二逻辑电平不一致时，将所述第一逻辑电平转换为所述第二逻辑电平。

2.根据权利要求1所述的装置，其特征在于，所述电平转换单元(20)，还用于将所述第二逻辑电平的所述第二IO口，输出至所述被控负载；

和/或，

所述IO口扩展单元(10)，还用于当所述第一逻辑电平与所述第二逻辑电平一致时，将所述第一逻辑电平的所述第二IO口输出至所述被控负载。

3.根据权利要求2所述的装置，其特征在于，与所述IO口扩展单元(10)适配，还设置有：至少两个输入端和至少一个输出端；其中，

所述至少两个输入端，用于接收所述第一IO口的时钟信号和串行数据信号；

所述至少一个输出端，用于将所述第二IO口输出至所述电平转换单元(20)，和/或用于将所述第一逻辑电平的所述第二IO口输出至所述被控负载。

4.根据权利要求1-3之一所述的装置，其特征在于，所述IO口扩展单元(10)，包括：IO口扩展芯片和滤波模块；所述滤波模块，适配设置在所述IO口扩展芯片的外围。

5.根据权利要求4所述的装置，其特征在于，所述IO口扩展芯片，以型号为74HC595D的第一芯片、和/或型号为MC74HC164AN的第二芯片为核心元件；

和/或，

所述滤波模块，包括：第一电容滤波电路、第二电容滤波电路；其中，

所述第一电容滤波电路，适配设置于所述IO口扩展芯片的直流电源端；

所述第二电容滤波电路，适配设置于所述IO口扩展芯片的输入端、和/或输出端。

6.根据权利要求1-5之一所述的装置，其特征在于，所述电平转换单元(20)，包括：第一三极管、第二三极管和保护模块；其中，

所述第一三极管的集电极，与第一直流电源适配设置，并作为所述电平转换单元(20)的输出端；所述第一三极管的基极与第二三极管的集电极连接，并与第二直流电源适配设置；

所述第二三极管的基极，作为所述电平转换单元(20)的输入端；

所述保护模块，与所述第一三极管的集电极、所述第二三极管的集电极、所述第二三极管的基极中的至少之一适配设置。

7.根据权利要求6所述的装置，其特征在于，所述第一三极管、所述第二三极管中的至少之一，包括：NPN型三极管；

和/或，

所述保护模块，包括：第三电容滤波电路、第一上拉电阻电路、第二上拉电阻电路、分压电阻电路、限流电阻电路中的至少之一；其中，

所述第三电容滤波电路，适配设置于所述第一三极管的集电极；

所述第一上拉电阻电路，适配设置于所述第一三极管的集电极；

所述第二上拉电阻电路，适配设置于所述第二三极管的集电极；

所述分压电阻电路，适配设置于所述第二三极管的基极；

所述限流电阻电路，适配设置于所述第二三极管的基极。

8.根据权利要求1-7之一所述的装置，其特征在于，所述IO口扩展单元(10)的数量为一个以上，和/或，所述电平转换单元(20)的数量为一个以上；

其中，

一个以上的所述IO口扩展单元(10)、和/或一个以上的所述电平转换单元(20)之间的连接方式，能够根据被控负载的需求，选择串联、和/或并联的连接方式。

9.一种接口处理装置的控制方法，其特征在于，包括：

通过如权利要求1-8任一所述的接口处理装置，将待扩展的第一IO口，扩展到所需数量的第二IO口；

确定所述第一逻辑电平与所述第二逻辑电平是否一致；

当所述第二IO口的第一逻辑电平与外部的被控负载的第二逻辑电平不一致时，将所述第一逻辑电平转换为所述第二逻辑电平。

10.根据权利要求9所述的方法，其特征在于，还包括：

将所述第二逻辑电平的所述第二IO口，输出至所述被控负载；

和/或，

当所述第一逻辑电平与所述第二逻辑电平一致时，将所述第一逻辑电平的所述第二IO口输出至所述被控负载。