CN205068377U - 一种高可靠性高速spi总线扩展电路 - Google Patents
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Abstract
本实用新型提供一种高可靠性高速SPI总线扩展电路，涉及工业控制技术领域。输入芯片组包括若干个串联的输入芯片U2，输入芯片U2的输入数据移位时钟端和锁存器时钟端分别连接有反相电路，输出芯片组包括若干个串联的输出芯片U1，输出芯片U1的串入端口和并出端口分别连接有反相电路，输出芯片U1的输出端口与输入芯片U2的输入端口相连接。本实用新型解决了现有技术中SPI总线扩展电路的驱动力不足传输回路无实时反馈的技术问题。本实用新型有益效果为：采用反相电路提升带负载能力，实现一根信号线可控制多个输出，提高主控制运行效率。输入输出芯片组形成环回反馈，实现传输回路的自检，确保整个数据传输回路的正确性。
Description
技术领域
本实用新型涉及工业控制技术领域，尤其是涉及一种SPI总线输入输出扩展电路。
背景技术
常见的SPI总线扩展采用的是专用芯片（包括可编辑器件）和通用逻辑器件。专用芯片具有配置灵活、体积小、通信速度高等优点，但是价格高。通用逻辑芯片虽然价格低，但是扩展通道数越多占板面积较大，通信速度随着输入输出增加而降低（驱动能力不足）。如中国专利授权公告号CN204496211U，授权公告日2015年7月22日，名称为“一种带有标准SPI总线接口的扩展IO口电路”的实用新型专利，就是其中的一种技术方案。它包括串行时钟输入线SCK、串行数据输入线MOSI、串行数据输出线MISO以及片选线，扩展IO口电路包括串行输入并行输出芯片、并行输入串行输出芯片和逻辑电路，串行数据输出线MISO连接并行输入串行输出芯片，串行数据输入线MOSI通过逻辑电路连接串行输入并行输出芯片，串行时钟输入线SCK和片选线通过逻辑电路连接串行输入并行输出芯片、并行输入串行输出芯片；串行输入并行输出芯片和逻辑电路将串行数据输入信号线MOSI的串行输入数据转化成并行输出接口对应的高低电平信号；并行输入串行输出芯片和逻辑电路将并行输入接口的高低电平信号转化成串行数据输出信号线MISO对应的串行输入数据；逻辑电路通过片选信号控制实现在串行时钟SCK的上升沿SPI总线输出数据、下降沿SPI总线采样数据。该技术方案虽然扩展了通道，但是没有自检功能，如果某个芯片发生异常，控制器无法实时获取反馈，这将可能导致严重的后果。
发明内容
为了解决现有技术中SPI总线扩展电路的驱动力不足传输回路无实时反馈的技术问题，本实用新型提供一种驱动力强、传输回路自检的高可靠性高速SPI总线扩展电路。
本实用新型的技术方案是：一种高可靠性高速SPI总线扩展电路，它包括：输入芯片组和输出芯片组，输入芯片组包括若干个串联的输入芯片U2，输入芯片U2的输入数据移位时钟端和锁存器时钟端分别连接有反相电路，输出芯片组包括若干个串联的输出芯片U1，输出芯片U1的串入端口和并出端口分别连接有反相电路，输出芯片U1的输出端口与输入芯片U2的输入端口相连接。采用反相电路提升带负载能力，一根信号线控制多个输出，提高主控制运行效率，节约成本。形成环回反馈，实现传输回路的自检，确保整个数据传输回路的正确性。
作为优选，反相电路包括反相器U4和反相器U5，反相器U4输出端连接有电阻R2、反相器U5输出端连接有电阻R3，反相器U4和反相器U5并联，电阻R2和电阻R3并联；两个并联的反相器增强了带负载能力，反相器串接电阻有效地防止输出冒险，保证线路可靠。
作为优选，电阻R2和电阻R3并联端连接有电阻R1，电阻R1连接有电源；添加上拉电阻拉高了输出电压，增强了电路的驱动能力。
与现有技术相比，本实用新型的有益效果是：针对控制端口多带负载能力弱的问题采用反相电路提升带负载能力，实现一根信号线可控制多个输出，提高主控制运行效率，节约制造成本。输入输出芯片组形成环回反馈，实现传输回路的自检，以最短延时发现总线异常，确保整个数据传输回路的正确性。
附图说明
附图1为本实用新型电连接示意图。
图中：1-输出芯片组；2-输入芯片组；3-反相电路。
具体实施方式
下面通过实施例，并结合附图，对本实用新型的技术方案作进一步具体的说明。
实施例1：
如图1所示，一种高可靠性高速SPI总线扩展电路，它包括：输出芯片组1、输入芯片组2和反相电路3。输出芯片组1包括若干个串联的输出芯片U1。本实施例输出芯片U1型号为74HC595。输出芯片U1数量按电路设计需求而定。第一块输出芯片U1第9引脚与第二块输出芯片U1的第14引脚连接，后面的如此串联。输入芯片组2包括若干个串联的输入芯片U2。本实施例输入芯片U2型号为74HC165。输入芯片U2数量与输出芯片U1数量相等。第一块输入芯片U2的第7引脚与第二块输入芯片U2的第10引脚连接，后面的如此串联。最后一块输入芯片U2的第7引脚悬空。输出芯片U1的输出端口与输入芯片U2的输入端口相连接。最后一块输出芯片U1第1引脚、第15引脚分别与第一块输入芯片U2的第12引脚、第11引脚连接。反相电路3包括反相器U4和反相器U5。反相器U4输出端连接有电阻R2、反相器U5输出端连接有电阻R3。反相器U4和反相器U5并联，并联端为反相电路3的输入端。电阻R2和电阻R3并联，并联端为反相电路3的输出端。电阻R2和电阻R3并联端连接有电阻R1，电阻R1连接有电源。输出芯片U1的串入端口和并出端口分别连接有反相电路3。输出芯片组1连接的反相电路3有两个。每一个反相电路3的输入端串接一个反相器U3。一个反相电路3的输出端与输出芯片组1的每一块输出芯片U1的第11引脚连接，另一个反相电路3的输出端与输出芯片组1的每一块输出芯片U1的第12引脚连接。输入芯片U2的输入数据移位时钟端和锁存器时钟端分别连接有反相电路3。与输入芯片组2连接的反相电路3有两个。一个反相电路3的输出端与输入芯片组2的每一块输入芯片U2的第1引脚连接，另一个反相电路3的输出端与输入芯片组2的每一块输入芯片U2的第2引脚连接。
Claims (3)
1.一种高可靠性高速SPI总线扩展电路，它包括：输入芯片组（2）和输出芯片组（1），其特征在于：所述输入芯片组（2）包括若干个串联的输入芯片U2，输入芯片U2的输入数据移位时钟端和锁存器时钟端分别连接有反相电路（3），所述输出芯片组（1）包括若干个串联的输出芯片U1，输出芯片U1的串入端口和并出端口分别连接有反相电路（3），所述输出芯片U1的输出端口与输入芯片U2的输入端口相连接。
2.根据权利要求1所述的一种高可靠性高速SPI总线扩展电路，其特征在于：所述反相电路（3）包括反相器U4和反相器U5，反相器U4输出端连接有电阻R2、反相器U5输出端连接有电阻R3，反相器U4和反相器U5并联，电阻R2和电阻R3并联。
3.根据权利要求2所述的一种高可靠性高速SPI总线扩展电路，其特征在于：所述电阻R2和电阻R3并联端连接有电阻R1，电阻R1连接有电源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201520814498.5U CN205068377U (zh) | 2015-10-21 | 2015-10-21 | 一种高可靠性高速spi总线扩展电路 |
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| CN201520814498.5U CN205068377U (zh) | 2015-10-21 | 2015-10-21 | 一种高可靠性高速spi总线扩展电路 |
Publications (1)
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|---|---|
| CN205068377U true CN205068377U (zh) | 2016-03-02 |
Family
ID=55394903
Family Applications (1)
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| CN201520814498.5U Active CN205068377U (zh) | 2015-10-21 | 2015-10-21 | 一种高可靠性高速spi总线扩展电路 |
Country Status (1)
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| CN (1) | CN205068377U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107544300A (zh) * | 2017-08-21 | 2018-01-05 | 珠海格力电器股份有限公司 | 一种接口处理装置及其控制方法 |
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2015
- 2015-10-21 CN CN201520814498.5U patent/CN205068377U/zh active Active
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|---|---|---|---|
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| GR01 | Patent grant |