CN208607658U - 一种可调整逻辑电平的i2c电平转换电路 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 31
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 claims description 44
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 claims description 44
- 101150075681 SCL1 gene Proteins 0.000 claims description 17
- 101150111792 sda1 gene Proteins 0.000 claims description 17
- 230000005611 electricity Effects 0.000 claims description 15
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
本实用新型公开了一种可调整逻辑电平的I2C电平转换电路，包括控制电路和转换电路，控制电路包括第一分压电路和第二分压电路，第一分压电路和第二分压电路通过反相器进行选通，转换电路包括电平转换器，电平转换器分别连接I2C总线和逻辑电平输入端，逻辑电平输入端通过I2C总线输出器件所需电压，逻辑电平输入端包括高逻辑电平输入端和低逻辑电平输入端，控制电路的电压输出端连接转换电路的低逻辑电平输入端，电平转换器连接低逻辑电平输入端。本实用新型在从端器件发生改变时，避免了重新布置从端电源线，减少了更换不同逻辑电平的从端器件时的电路复杂度，节约了硬件设计成本。
Description
技术领域
本实用新型涉及电平转换技术领域,具体地说是一种可调整逻辑电平的I2C电平转换电路。
背景技术
I2C总线是一种双向二线制同步串行总线，包括两根线，时钟线SCL(Signal ClockLine)和数据线SDA(Signal Data Line)，I2C总线可用于主端器件和从端器件之间的数据通信。I2C总线上的主端器件和从端器件存在多种电平标准，如5V、3.3V和1.8V，使用I2C总线在主端器件和从端器件之间通信需要进行电平转换。
现有电平转换设计中，转换的从端器件电压值比较单一，应用灵活性较差,一旦电路封装使用，只适用固定的从端器件，当I2C总线电路中挂接的从端器件发生变化时，这些从端器件支持的逻辑电平也会发生相应的变化，此时为保证不同逻辑电平的信号正确传输，则需要重新设计电路，尤其是需要重新布置从端电源线，应用I2C电平转换电路在更换不同逻辑电平的器件时会大大增加电路复杂度和硬件设计成本。
实用新型内容
本实用新型实施例中提供了一种可调整逻辑电平的I2C电平转换电路，以解决现有技术中在更换不同逻辑电平的器件时重新布置从端电源线的问题。
本实用新型解决其技术问题所采用的技术方案是一种可调整逻辑电平的I2C电平转换电路，包括控制电路和转换电路，控制电路包括第一分压电路和第二分压电路，所述第一分压电路和第二分压电路通过反相器进行选通，所述转换电路包括电平转换器，所述电平转换器分别连接I2C总线和逻辑电平输入端，所述逻辑电平输入端通过I2C总线输出器件所需电压，所述逻辑电平输入端包括高逻辑电平输入端和低逻辑电平输入端，所述控制电路的电压输出端连接转换电路的低逻辑电平输入端，所述电平转换器连接低逻辑电平输入端。
可选地，所述第一分压电路包括NMOS管211和电阻214，NMOS管211的栅极连接反相器的输入端，漏极连接低逻辑电平VDD1，源极连接电阻214的一端，电阻214的另一端通过电阻216接地。
可选地，所述第二分压电路包括NMOS管212和电阻215，NMOS管212的栅极连接反相器的输出端，漏极连接低逻辑电平VDD1，源极连接电阻215的一端，电阻215的另一端通过电阻216接地。
可选地，所述电阻214的另一端连接转换电路的低逻辑电平输入端VDD1'。
可选地，所述转换器包括NMOS管203和NMOS管204，NMOS管203的栅极连接低逻辑电平输入端VDD1'，源极连接I2C数据线从端SDA1，漏极连接I2C数据线主端SDA2，NMOS管204的栅极连接低逻辑电平输入端VDD1'，源极连接I2C时钟线从端SCL1，漏极连接I2C时钟线主端SCL2。
可选地，所述转换电路还包括上拉电阻201、上拉电阻202、上拉电阻205和上拉电阻206，所述上拉电阻201的一端连接NMOS管203的栅极，另一端连接I2C数据线从端SDA1，上拉电阻202的一端连接NMOS管203的栅极，另一端连接I2C时钟线从端SCL1，上拉电阻205的一端连接高逻辑电平输入端VDD2，另一端连接I2C时钟线主端SCL2，上拉电阻206的一端连接高逻辑电平输入端VDD2，另一端连接I2C数据线主端SDA2。
可选地，所述转换电路还包括主端器件209、主端器件210、从端器件207和从端器件208，所述主端器件209和主端器件210均连接在I2C数据线主端SDA2和I2C时钟线主端SCL2之间，从端器件207和从端器件208均连接在I2C数据线从端SDA1和I2C时钟线从端SCL1之间。
实用新型内容中提供的效果仅仅是实施例的效果，而不是实用新型所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
本实用新型包括控制电路和转换电路，控制电路包括第一分压电路和第二分压电路，第一分压电路和第二分压电路通过反相器进行选通，通过选通不同的分压电路可以获得不同的控制电路的电压输出端的电压值，进而获得不同的低逻辑电平输入端VDD1'的电压值，转换电路的低逻辑电平输入端VDD1'连接控制电路的电压输出端，可以获得从端器件所支持的逻辑电平值，避免了重新布置从端电源线，减少了更换不同逻辑电平的从端器件时的电路复杂度，节约了硬件设计成本。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本实用新型的结构示意图；
图2是本实用新型实施例的电路图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本实用新型进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。此外，本实用新型可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本实用新型省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本实用新型。
如图1所示，可调整逻辑电平的I2C电平转换电路包括控制电路和转换电路，控制电路包括第一分压电路和第二分压电路，第一分压电路和第二分压电路通过反相器进行选通，反相器的输入来自控制信号，低逻辑电平VDD1连接在第一分压电路和第二分压电路上，转换电路包括电平转换器，电平转换器分别连接I2C总线和低逻辑电平输入端VDD1'，低逻辑电平输入端VDD1'和高逻辑电平输入端VDD2通过I2C总线输出主端器件和从端器件所需电压，转换电路的低逻辑电平输入端VDD1'连接控制电路的电压输出端。
如图2所示，控制电路包括第一分压电路和第二分压电路，第一分压电路包括NMOS管211和电阻214，NMOS管211的栅极G连接反相器的输入端，漏极D连接低逻辑电平VDD1，源极S连接电阻214的一端，电阻214的另一端通过电阻216接地217，第二分压电路包括NMOS管212和电阻215，NMOS管212的栅极G连接反相器的输出端，漏极D连接低逻辑电平VDD1，源极S连接电阻215的一端，电阻215的另一端通过电阻216接地217，反相器的输入端还连接控制信号，低逻辑电平输入端VDD1'连接电阻214的另一端。
转换电路包括NMOS管203、NMOS管204、上拉电阻201、上拉电阻202、上拉电阻205、上拉电阻206、主端器件209、主端器件210、从端器件207和从端器件208。NMOS管203的栅极G连接低逻辑电平输入端VDD1'，源极S连接I2C数据线从端SDA1，漏极D连接I2C数据线主端SDA2，NMOS管204的栅极G连接低逻辑电平输入端VDD1'，源极S连接I2C时钟线从端SCL1，漏极D连接I2C时钟线主端SCL2，上拉电阻201的一端连接NMOS管203的栅极G，另一端连接I2C数据线从端SDA1，上拉电阻202的一端连接NMOS管203的栅极G，另一端连接I2C时钟线从端SCL1，上拉电阻205的一端连接高逻辑电平输入端VDD2，另一端连接I2C时钟线主端SCL2，上拉电阻206的一端连接高逻辑电平输入端VDD2，另一端连接I2C数据线主端SDA2，主端器件209的一端和主端器件210的一端均连接I2C数据线主端SDA2，主端器件209的另一端和主端器件210的另一端均连接I2C时钟线主端SCL2，从端器件207的一端和从端器件208的一端均连接I2C数据线从端SDA1，从端器件207的另一端和从端器件208的另一端均连接I2C时钟线从端SCL1。
低逻辑电平输入端VDD1'等于从端器件207和从端器件208所支持的逻辑电平，高逻辑电平输入端VDD2等于主端器件209和主端器件210所支持的逻辑电平。
若主端器件209和主端器件210所支持的逻辑电平是5V，即高逻辑电平输入端VDD2为5V，从端器件207和从端器件208所支持的逻辑电平是3.3V或1.8V，即低逻辑电平输入端VDD1'为3.3V或1.8V，低逻辑电平VDD1是5V，为了使从端器件207和从端器件208能正常工作，需将5V的低逻辑电平VDD1转换为3.3V的低逻辑电平输入端VDD1'，或将5V的低逻辑电平VDD1转换为1.8V的低逻辑电平输入端VDD1'。
控制信号CS是来自CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)、FPGA(Field－Programmable Gate Array，现场可编程门阵列)、单片机等IC(integrated circui，集成电路)芯片。
当控制信号为高电平时，NMOS管211导通，控制信号经过反相器213以后变为低电平，NMOS管212截止，此时低逻辑电平VDD1依次经过NMOS管211、电阻214、电阻216和地217，低逻辑电平输入端VDD1'的电压等于电阻216两端的电压，低逻辑电平输入端VDD1'与低逻辑电平VDD1的关系为当控制信号为低电平时，NMOS管211截止，控制信号经过反相器213以后变为高电平，NMOS管212导通，此时低逻辑电平VDD1依次经过NMOS管212、电阻215、电阻216和地217，低逻辑电平输入端VDD1'的电压等于电阻216两端的电压，低逻辑电平输入端VDD1'与低逻辑电平VDD1的关系为,
当从端器件207和从端器件208支持的逻辑电平是3.3V，即低逻辑电平输入端VDD1'为3.3V，主端器件209和主端器件210支持的逻辑电平是5V，即高逻辑电平输入端VDD2为5V，低逻辑电平VDD1是5V时，使控制信号为高电平，设置电阻214的阻值R214＝2.42KΩ,电阻216的阻值R216＝4.7KΩ,则即低逻辑电平输入端VDD1'等于3.3V。
当从端器件207和从端器件208支持的逻辑电平是1.8V，即低逻辑电平输入端VDD1'为1.8V，主端器件209和主端器件210支持的逻辑电平是5V，即高逻辑电平输入端VDD2为5V，低逻辑电平VDD1是5V时，使控制信号为低电平，设置电阻215的阻值R215＝8.36KΩ,电阻216的阻值R216＝4.7KΩ,则即即低逻辑电平输入端VDD1'等于3.3V。
当低逻辑电平输入端VDD1'为3.3V时，高逻辑电平输入端VDD2为5V时，若I2C数据线从端SDA1和I2C时钟线从端SCL1输入信号为高电平时，NMOS管203和NMOS管204的栅极G和源极S之间的电压小于阈值电压，NMOS管203和NMOS管204截止，I2C数据线从端SDA1和I2C时钟线从端SCL1的电压通过上拉电阻201和上拉电阻202被上拉到3.3V，逻辑电平为3.3V的从端器件207和从端器件208由于连接在I2C数据线从端SDA1和I2C时钟线从端SCL1之间，其电压也为3.3V，所以从端器件207和从端器件208可以正常工作，I2C数据线主端SDA2和I2C时钟线主端SCL2的电压通过上拉电阻205和上拉电阻206被上拉到5V，逻辑电平为5V的主端器件209和主端器件210由于连接在I2C数据线主端SDA2和I2C时钟线主端SCL2之间，其电压也为5V，所以主端器件209和主端器件210可以正常工作，此时转换电路具有电平转换功能。
当低逻辑电平输入端VDD1'为1.8V时，高逻辑电平输入端VDD2为5V时，若I2C数据线从端SDA1和I2C时钟线从端SCL1输入信号为高电平时，NMOS管203和NMOS管204的栅极和源极之间的电压小于阈值电压，NMOS管203和NMOS管204截止，I2C数据线从端SDA1和I2C时钟线从端SCL1的电压通过上拉电阻201和上拉电阻202被上拉到1.8V，逻辑电平为1.8V的从端器件207和从端器件208由于连接在I2C数据线从端SDA1和I2C时钟线从端SCL1之间，其电压也为1.8V，所以从端器件207和从端器件208可以正常工作，I2C数据线主端SDA2和I2C时钟线主端SCL2的电压通过上拉电阻205和上拉电阻206被上拉到5V，逻辑电平为5V的主端器件209和主端器件210由于连接在I2C数据线主端SDA2和I2C时钟线主端SCL2之间，其电压也为5V，所以主端器件209和主端器件210可以正常工作，此时转换电路具有电平转换功能。
若I2C数据线从端SDA1和I2C时钟线从端SCL1输入信号为低电平时，NMOS管203和NMOS管204的栅极和源极之间的电压大于阈值电压，NMOS管203和NMOS管204导通，I2C数据线从端SDA1和I2C数据线主端SDA2直接相连，且都为低电平，I2C时钟线从端SCL1和I2C时钟线主端SCL2直接相连，且都为低电平，此时转换电路不具有电平转换功能。
以上所述只是本实用新型的优选实施方式，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也被视为本实用新型的保护范围。
Claims (7)
1.一种可调整逻辑电平的I2C电平转换电路，其特征是，包括控制电路和转换电路，控制电路包括第一分压电路和第二分压电路，所述第一分压电路和第二分压电路通过反相器进行选通，所述转换电路包括电平转换器，所述电平转换器分别连接I2C总线和逻辑电平输入端，所述逻辑电平输入端通过I2C总线输出器件所需电压，所述逻辑电平输入端包括高逻辑电平输入端和低逻辑电平输入端，所述控制电路的电压输出端连接转换电路的低逻辑电平输入端，所述电平转换器连接低逻辑电平输入端。
2.根据权利要求1所述的一种可调整逻辑电平的I2C电平转换电路，其特征是，所述第一分压电路包括NMOS管211和电阻214，NMOS管211的栅极连接反相器的输入端，漏极连接低逻辑电平VDD1，源极连接电阻214的一端，电阻214的另一端通过电阻216接地。
3.根据权利要求2所述的一种可调整逻辑电平的I2C电平转换电路，其特征是，所述第二分压电路包括NMOS管212和电阻215，NMOS管212的栅极连接反相器的输出端，漏极连接低逻辑电平VDD1，源极连接电阻215的一端，电阻215的另一端通过电阻216接地。
4.根据权利要求3所述的一种可调整逻辑电平的I2C电平转换电路，其特征是，所述电阻214的另一端连接转换电路的低逻辑电平输入端VDD1'。
5.根据权利要求4所述的一种可调整逻辑电平的I2C电平转换电路，其特征是，所述转换器包括NMOS管203和NMOS管204，NMOS管203的栅极连接低逻辑电平输入端VDD1'，源极连接I2C数据线从端SDA1，漏极连接I2C数据线主端SDA2，NMOS管204的栅极连接低逻辑电平输入端VDD1'，源极连接I2C时钟线从端SCL1，漏极连接I2C时钟线主端SCL2。
6.根据权利要求5所述的一种可调整逻辑电平的I2C电平转换电路，其特征是，所述转换电路还包括上拉电阻201、上拉电阻202、上拉电阻205和上拉电阻206，所述上拉电阻201的一端连接NMOS管203的栅极，另一端连接I2C数据线从端SDA1，上拉电阻202的一端连接NMOS管203的栅极，另一端连接I2C时钟线从端SCL1，上拉电阻205的一端连接高逻辑电平输入端VDD2，另一端连接I2C时钟线主端SCL2，上拉电阻206的一端连接高逻辑电平输入端VDD2，另一端连接I2C数据线主端SDA2。
7.根据权利要求6所述的一种可调整逻辑电平的I2C电平转换电路，其特征是，所述转换电路还包括主端器件209、主端器件210、从端器件207和从端器件208，所述主端器件209和主端器件210均连接在I2C数据线主端SDA2和I2C时钟线主端SCL2之间，从端器件207和从端器件208均连接在I2C数据线从端SDA1和I2C时钟线从端SCL1之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821370893.9U CN208607658U (zh) | 2018-08-23 | 2018-08-23 | 一种可调整逻辑电平的i2c电平转换电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821370893.9U CN208607658U (zh) | 2018-08-23 | 2018-08-23 | 一种可调整逻辑电平的i2c电平转换电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN208607658U true CN208607658U (zh) | 2019-03-15 |
Family
ID=65680018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201821370893.9U Active CN208607658U (zh) | 2018-08-23 | 2018-08-23 | 一种可调整逻辑电平的i2c电平转换电路 |
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|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |