CN1074856C - 用于形成钨布线的方法 - Google Patents

用于形成钨布线的方法 Download PDF

Info

Publication number
CN1074856C
CN1074856C CN96108220A CN96108220A CN1074856C CN 1074856 C CN1074856 C CN 1074856C CN 96108220 A CN96108220 A CN 96108220A CN 96108220 A CN96108220 A CN 96108220A CN 1074856 C CN1074856 C CN 1074856C
Authority
CN
China
Prior art keywords
tungsten
film
copper
thickness
copper chloride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN96108220A
Other languages
English (en)
Other versions
CN1145530A (zh
Inventor
黄成辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of CN1145530A publication Critical patent/CN1145530A/zh
Application granted granted Critical
Publication of CN1074856C publication Critical patent/CN1074856C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

一种形成钨布线的方法，在将形成金属布线处形成刻蚀阻挡层用作掩模，以减少对钨结层的厚度限制。该方法包括：在半导体衬底上形成钨结层和钨膜；使用金属布线掩模形成负型光致抗蚀剂膜的图形；在钨膜上选择性地形成铜薄膜并使它在氯基气氛中生长，从而形成氯化铜薄膜；除去光致抗蚀剂膜图形；用氯化铜薄膜作掩模连续地刻蚀钨膜和钨结层；除去氯化铜薄膜，以形成钨布线。本发明提供足够的工艺余量，从而实现提高半导体器件的可靠性和集成度。

Description

用于形成钨布线的方法
本发明涉及用于形成钨布线的方法，尤其涉及用于把铜薄膜改变成厚度增加的氯化铜(CuClx)膜，从而形成钨布线的方法。
为了形成这样的钨布线，使用了不同的方法。例如，在半导体衬底上形成由钛/氮化钛(Ti/TiN)膜的组成的多层结构的钨结层，来获得钨布线。于是在钨结层上形成钨膜。在此钨膜上，依据使用金属布线掩模的刻蚀工艺形成光致抗蚀剂膜图形。用此光致抗蚀剂膜图形作掩模，然后连续地刻蚀钨膜和钨结层，从而形成钨布线。
依据该技术，使用氟基等离子体(SF6和C2F6)对钨膜进行刻蚀。此刻蚀也在钨膜和光致抗蚀剂膜图形之间低刻蚀选择比下进行。同时，光致抗蚀剂膜图形显示出其阻抗随图形本身厚度的减少而反比地增加。这样一种阻抗的增加导致功耗的大大增加。此外，厚度薄的光致抗蚀剂膜图形其后难于使用光刻工艺来形成间距窄的图形。在此情形下，工艺余量也变小。
为了解决光致抗蚀剂膜图形厚度薄引起的这样一些缺点，已提出另外一种方法，它要在上述钨膜上淀积氮化钛，以便当形成钨布线时实现光致抗蚀剂膜图形和氮化钛膜之间高的刻蚀选择比。依据此方法，可增加光致抗蚀剂膜图形的厚度，因为用了氮化钛作为掩模。然而，在形成金属布线的刻蚀步骤中同时刻蚀氮化钛膜、钨膜和钨结层的情况下，由于氮化钛膜而使钨结层的厚度有一个限制。这导致工艺余量减小且难于工艺控制，从而降低了最后所获半导体器件的可靠性。它也很难实现半导体器件的高集成度。
因此，本发明的目的是提供一种用于形成钨布线的方法，其中使用氯基等离子体在将形成金属布线的区域上形成刻蚀阻挡层，俾使该阻挡层用作为形成金属布线时的掩模，从而减少对钨结层的厚度限制。
依据本发明，通过提供一种形成钨布线的方法来实现此目的，该方法包括以下步骤：在半导体衬底上形成形成钨结层；在钨结层上形成钨膜；形成适当的光致抗蚀剂膜图形，以暴露钨膜上相应于将形成金属布线的部分；固化光致抗蚀剂膜图形；在钨膜暴露的部分上选择性地形成铜薄膜；利用氯基等离子体对铜薄膜进行处理，从而形成氯化铜薄膜；除去光致抗蚀剂膜图形；把氯化铜薄膜作为掩模对钨膜和钨结层进行刻蚀；以及除去氯化铜薄膜。
钨结层最好由钛和氮化钛(Ti/TiN)膜所组成多层结构组成。钨结层的厚度可为500到1,000。钨膜的厚度可为3,000到5,000。最好依据使用WF6-H2反应的化学气相淀积法形成钨膜。
可通过对负型光致抗蚀剂膜进行光刻来形成光致抗蚀剂膜图形。光致抗蚀剂膜图形的厚度最好在0.5到0.7μm。
可在120到200℃的温度下进行固化步骤。通过使用Cu(HFA)2-H2反应的化学气相淀积法形成铜薄膜。最好在低于200℃的温度和2到3乇的气压下进行化学气相方法。
铜薄膜的厚度最好为1,000到3,000。通过使用氯基等离子体处理铜薄膜而形成的氯化铜薄膜的厚度比铜薄膜大1.5到2倍。可使用100到5000毫乇的气压和250到600瓦的电功进行氯基等离子体处理。最好依据使用氧等离子体的干刻蚀方法除去光致抗蚀剂膜图形。
可依据使用氟基等离子体、气压在100到300毫乇和电功在100到600瓦的刻蚀方法对钨膜进行刻蚀步骤。另外也可依据使用氯基等离子体、气压在100到200毫乇和电功在100到300瓦的刻蚀方法对钨结层进行刻蚀步骤。可使用PEt3除去氯化铜薄膜。
依据本发明的方法，氯化铜薄膜的厚度不断增加，因而可控制其厚度。通过控制厚度，可把氯化铜薄膜用作为刻蚀钨层和除去钨结层时的刻蚀阻挡层。因此，即使在使用薄的光致抗蚀剂膜图形时也没有问题。
从以下实施例的描述，结合附图参考，将使本发明的其它目的和方面变得明显起来，其中：
图1A到1F分别示出依据本发明形成钨布线方法的剖面图。
参考图1A到1F，依次说明依据本发明的实施例用于形成钨布线的方法。
如图1A所示，依据该方法，先在半导体衬底11上形成钨结层13。在钨结层13上形成钨膜15。钨结层13具有由Ti和TiN膜组成的、其厚度为500到1,000的多层结构。依据使用WF6-H2反应的化学气相淀积(CVD)方法形成厚度为3,000到5,000的钨膜15。其后，形成光致抗蚀剂膜图形17。它通过在钨膜15上形成负型光致抗蚀剂膜，然后使用金属布线掩模对光致抗蚀剂膜进行刻蚀而加以形成。光致抗蚀剂膜图形17的厚度为0.5到0.7μm。接着在120到200℃的温度下对光致抗蚀剂膜图形17进行固化。
如图1B所示，于是在钨膜15上未覆有光致抗蚀剂膜图形17的暴露部分选择性地形成厚度为1,000到3,000的铜薄膜19。它依据使用Cu(HFA)2-H2反应的CVD方法，在小于200℃的温度和2到3乇的气压下加以形成。
接着使用氯等离子体对铜薄膜19进行处理，从而形成氯化铜(CuClx)薄膜21。在此情形下，氯化铜薄膜21的厚度比铜薄膜19的厚度大1.5到2倍。使用100到5,000毫乇的气压和250到600瓦的电功进行等离子体处理。
可使用氯气(Cl2)作为氯基等离子体用的源气体，铜薄膜19可保留在氯化铜薄膜21中。
其后，如图1D所示，除去光致抗蚀剂膜图形17。它依据使用氧等离子体的干刻蚀法来加以去除。
然后如图1E所示，把氯化铜薄膜21作为第一块布线掩模，对钨膜15进行刻蚀。使用氟基等离子体进行此刻蚀。用SF6和C2F6气体作为氟基等离子体的源气体。为了刻蚀钨膜15，使用100到300毫乇的气压和100到600瓦的电功。
接着，利用已光刻构图的钨膜15作为第二块布线掩模，对钨结层13进行刻蚀。使用氯等离子体、10到200毫乇的气压和100到300瓦的电功进行此刻蚀。
最后如图1F所示，除去氯化铜薄膜21，从而形成钨布线。使用三乙基磷(PEt3：P(C2H5)3)来除去氯化铜薄膜21。
从以上描述中很明显，本发明提供一种用于形成钨布线的方法，其中使用氯基等离子体在将形成金属布线的区域上形成刻蚀阻挡层，俾使该刻蚀阻挡层用作为形成金属布线时的掩模，从而减少对钨结层的厚度限制。因此，本发明的方法可实现改进半导体器件的可靠性，以及半导体器件的高集成度。
虽然为说明的目的揭示了本发明的较佳实施例，但本领域中那些熟练的技术人员将明白，在不背离所附权利要求中揭示的本发明的范围和精神的情况下，可进行不同的更改和增删。
一种形成钨布线的方法，在将形成金属布线处形成刻蚀阻挡层用来作为掩模以减少对钨结层的厚度限制。该方法包括：在半导体衬底上形成钨结层和钨膜；使用金属布线掩模形成负型光致抗蚀剂膜的图形；在钨膜上选择性地形成铜薄膜并使它在氯基气氛中生长，从而形成氯化铜薄膜；除去光致抗蚀剂膜图形；用氯化铜薄膜作掩模连续地刻蚀钨膜和钨结层；除去氯化铜薄膜，以形成钨布线。本发明提供足够的工艺余量，从而实现提高半导体器件的可靠性和集成度。

Claims (19)

1.一种用于形成钨布线的方法，其特征在于包括以下步骤：
在半导体衬底上形成钨结层；
在钨结层上形成钨膜；
形成适当的光致抗蚀剂膜图形，以暴露钨膜上相应于将形成金属布线的部分；
固化光致抗蚀剂膜图形；
在钨膜暴露的部分上选择性地形成铜薄膜；
利用氯基等离子体对铜薄膜进行处理，从而形成氯化铜薄膜；
除去光致抗蚀剂膜图形；
把氯化铜薄膜作为掩模对钨膜和钨结层进行刻蚀；
除去氯化铜薄膜。
2.如权利要求1所述的方法，其特征在于钨结层由钛和氮化钛(Ti/TiN)膜所组成的多层结构构成。
3.如权利要求1所述的方法，其特征在于钨结层的厚度为500到1,000。
4.如权利要求1所述的方法，其特征在于钨膜的厚度为3,000到5,000。
5.如权利要求1所述的方法，其特征在于通过使用WF6-H2反应的化学气相淀积法来形成钨膜。
6.如权利要求1所述的方法，其特征在于通过对负型光致抗蚀剂进行光刻来形成光致抗蚀剂膜图形。
7.如权利要求1所述的方法，其特征在于光致抗蚀剂膜图形的厚度为0.5到0.7μm。
8.如权利要求1所述的方法，其特征在于在120到200℃的温度下进行固化步骤。
9.如权利要求1所述的方法，其特征在于通过使用Cu(HFA)2-H2反应的化学气相淀积法来形成铜薄膜。
10.如权利要求9所述的方法，其特征在于在低于200℃的温度和2到3乇气压下进行化学气相法。
11.如权利要求1所述的方法，其特征在于铜薄膜的厚度为1,000到3,000。
12.如权利要求1所述的方法，其特征在于通过使用氯基等离子体对铜薄膜进行处理而形成的氯化铜薄膜的厚度比铜薄膜的厚度大1.5到2倍。
13.如权利要求12所述的方法，其特征在于使用100到5000毫乇的气压和250到600瓦的电功进行使用氯基等离子体的处理。
14.如权利要求1所述的方法，其特征在于通过使用氧等离子体的干刻蚀方法除去光致抗蚀剂膜图形。
15.如权利要求1所述的方法，其特征在于通过使用氟基等离子体的刻蚀方法进行钨膜的刻蚀步骤。
16.如权利要求15所述的方法，其特征在于使用100到300毫乇的气压和100到600瓦的电功进行钨膜的刻蚀步骤。
17.如权利要求15所述的方法，其特征在于依据使用氯基等离子体的刻蚀方法进行钨结层的刻蚀步骤。
18.如权利要求1或15所述的方法，其特征在于使用100到200毫乇的气压和100到300瓦的电功进行钨结层的刻蚀步骤。
19.如权利要求1所述的方法，其特征在于使用PEt3除去氯化铜薄膜。
CN96108220A 1995-06-16 1996-06-14 用于形成钨布线的方法 Expired - Fee Related CN1074856C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR16038/95 1995-06-16
KR1019950016038A KR100203893B1 (ko) 1995-06-16 1995-06-16 텅스텐 금속배선 형성방법
KR16038/1995 1995-06-16

Publications (2)

Publication Number Publication Date
CN1145530A CN1145530A (zh) 1997-03-19
CN1074856C true CN1074856C (zh) 2001-11-14

Family

ID=19417323

Family Applications (1)

Application Number Title Priority Date Filing Date
CN96108220A Expired - Fee Related CN1074856C (zh) 1995-06-16 1996-06-14 用于形成钨布线的方法

Country Status (4)

Country Link
US (1) US5773366A (zh)
KR (1) KR100203893B1 (zh)
CN (1) CN1074856C (zh)
TW (1) TW490768B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6506675B1 (en) * 1999-07-09 2003-01-14 Kabushiki Kaisha Toshiba Copper film selective formation method
KR20030054683A (ko) * 2001-12-26 2003-07-02 주식회사 하이닉스반도체 반도체소자의 트랜지스터 형성 방법
KR100607731B1 (ko) * 2002-09-17 2006-08-01 동부일렉트로닉스 주식회사 반도체 게이트 라인 형성 방법
JP2004264415A (ja) * 2003-02-28 2004-09-24 Pioneer Electronic Corp 電子ビーム記録基板
KR102402761B1 (ko) 2015-10-30 2022-05-26 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164337A (en) * 1989-11-01 1992-11-17 Matsushita Electric Industrial Co., Ltd. Method of fabricating a semiconductor device having a capacitor in a stacked memory cell
EP0613177A2 (en) * 1993-01-27 1994-08-31 International Business Machines Corporation Method for fabricating tungsten local interconnections in high density CMOS circuits

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4786360A (en) * 1987-03-30 1988-11-22 International Business Machines Corporation Anisotropic etch process for tungsten metallurgy
US4925524A (en) * 1987-06-12 1990-05-15 Hewlett-Packard Company Method for forming tungsten structures in a semiconductor
US4997520A (en) * 1988-06-10 1991-03-05 Texas Instruments Incorporated Method for etching tungsten
US4948462A (en) * 1989-10-20 1990-08-14 Applied Materials, Inc. Tungsten etch process with high selectivity to photoresist
US5108542A (en) * 1990-08-23 1992-04-28 Hewlett Packard Company Selective etching method for tungsten and tungsten alloys
US5164331A (en) * 1991-10-03 1992-11-17 Hewlett-Packard Company Method of forming and etching titanium-tungsten interconnects
US5521119A (en) * 1994-07-13 1996-05-28 Taiwan Semiconductor Manufacturing Co. Post treatment of tungsten etching back

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164337A (en) * 1989-11-01 1992-11-17 Matsushita Electric Industrial Co., Ltd. Method of fabricating a semiconductor device having a capacitor in a stacked memory cell
EP0613177A2 (en) * 1993-01-27 1994-08-31 International Business Machines Corporation Method for fabricating tungsten local interconnections in high density CMOS circuits

Also Published As

Publication number Publication date
CN1145530A (zh) 1997-03-19
KR970003837A (ko) 1997-01-29
TW490768B (en) 2002-06-11
KR100203893B1 (ko) 1999-06-15
US5773366A (en) 1998-06-30

Similar Documents

Publication Publication Date Title
JP2906873B2 (ja) 金配線の製造方法
JP3179212B2 (ja) 半導体装置の製造方法
US4952274A (en) Method for planarizing an insulating layer
JP3374322B2 (ja) チタン膜及びチタンナイトライド膜の連続成膜方法
JP2000133715A (ja) 半導体素子のタングステン膜製造方法
CN1074856C (zh) 用于形成钨布线的方法
EP0748518B1 (en) Method of etching conductive lines without undercutting
CN1155992C (zh) 半导体元件的制造方法
US5770518A (en) Semiconductor device and method of manufacturing without undercutting conductive lines
JP3270196B2 (ja) 薄膜形成方法
JP3156886B2 (ja) 半導体装置の製造方法
KR100203905B1 (ko) 금속배선 제조방법
JP3287042B2 (ja) 半導体装置の製造方法
US20020072228A1 (en) Semiconductor conductive pattern formation method
US5604381A (en) Semiconductor device and method of manufacturing without undercutting conductive lines
JP2519756B2 (ja) 半導体装置の製造方法
JPH06224150A (ja) 多層配線構造の形成方法
JP5518866B2 (ja) 半導体装置の製造方法
JP2590594B2 (ja) コンタクト孔埋め込み方法
JP2948062B2 (ja) Ｃｕ配線形成方法
JPH05347270A (ja) 金属プラグの形成方法及びこれに用いるウェハ処理装置
KR100227286B1 (ko) 반도체 알루미늄 배선공정
JPH1116859A (ja) 選択ｃｖｄ方法
KR0141417B1 (ko) 주기율표 iii-v족 화합물 반도체의 건식 에칭방법
JPH03291920A (ja) コンタクト孔埋め込み方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20011114

Termination date: 20100614