JP2519756B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2519756B2 JP2519756B2 JP62274085A JP27408587A JP2519756B2 JP 2519756 B2 JP2519756 B2 JP 2519756B2 JP 62274085 A JP62274085 A JP 62274085A JP 27408587 A JP27408587 A JP 27408587A JP 2519756 B2 JP2519756 B2 JP 2519756B2
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Description
【発明の詳細な説明】 〔概 要〕 本発明はMESFETの微細ゲート電極の製造に利用可能な
Ｗの選択堆積法に関し、 GaAs上のＷ選択成長を可能ならしめることを目的と
し、 実施例に於いては、絶縁皮膜にアスペクト比の大なる
開口を設けたのち開口底部にAlを蒸着し、SiH4を含む雰
囲気中でのWF6の還元によってＷを選択成長させた後、
引き続きSiH4の供給量を増して絶縁皮膜上にもＷを堆積
する工程で構成する。
Ｗの選択堆積法に関し、 GaAs上のＷ選択成長を可能ならしめることを目的と
し、 実施例に於いては、絶縁皮膜にアスペクト比の大なる
開口を設けたのち開口底部にAlを蒸着し、SiH4を含む雰
囲気中でのWF6の還元によってＷを選択成長させた後、
引き続きSiH4の供給量を増して絶縁皮膜上にもＷを堆積
する工程で構成する。
本発明は絶縁皮膜に設けたアスペクト比の大きい開口
内にタングステン（Ｗ）を選択的に堆積する方法に関わ
り、特にFETのショットキバリヤゲートを形成するに適
したＷの選択堆積法に関わる。以下の記載では開口の形
状を溝で代表させる。
内にタングステン（Ｗ）を選択的に堆積する方法に関わ
り、特にFETのショットキバリヤゲートを形成するに適
したＷの選択堆積法に関わる。以下の記載では開口の形
状を溝で代表させる。
Si基板をSiO2膜で選択適に被覆し、６弗化タングステ
ン（WF6）の水素還元によってＷを堆積させると、Siが
露出した面にはＷ層が堆積成長するが、SiO2膜上には成
長しない。この処理はＷの選択成長として知られてお
り、コンタクトホールやスルーホールの充填に利用され
ている。
ン（WF6）の水素還元によってＷを堆積させると、Siが
露出した面にはＷ層が堆積成長するが、SiO2膜上には成
長しない。この処理はＷの選択成長として知られてお
り、コンタクトホールやスルーホールの充填に利用され
ている。
一方、RIEのようなドライエッチング技術の発達によ
り、例えばSiO2層に極めて微細な幅の溝を形成すること
が可能になっているが、そのような微細な溝を導電材料
等で埋めようとすると、通常の堆積法でまマスク材料層
の厚さの影響を受け、目的を達し得ない状況も生じてい
る。Ｗの選択成長はこのような微細化にも対応できる技
術として注目を集めている。
り、例えばSiO2層に極めて微細な幅の溝を形成すること
が可能になっているが、そのような微細な溝を導電材料
等で埋めようとすると、通常の堆積法でまマスク材料層
の厚さの影響を受け、目的を達し得ない状況も生じてい
る。Ｗの選択成長はこのような微細化にも対応できる技
術として注目を集めている。
しかしながら、上記の処理法が利用出来るのはSiのよ
うな化学的にアクティブな材料に堆積する場合に限ら
れ、砒素ガリウム（GaAs）のような化合物半導体表面を
Ｗに選択的に成長させることは殆ど不可能である。
うな化学的にアクティブな材料に堆積する場合に限ら
れ、砒素ガリウム（GaAs）のような化合物半導体表面を
Ｗに選択的に成長させることは殆ど不可能である。
GaAsのような化合物半導体を利用して素子を高速化す
ることは近年盛んに行われており、この種の材料上に金
属層を選択成長させることが可能になれば、素子の微細
化に資するところ大である。
ることは近年盛んに行われており、この種の材料上に金
属層を選択成長させることが可能になれば、素子の微細
化に資するところ大である。
開口部の幅が微小で深さが大である溝、即ちアスペク
ト比の大きい溝にＷを充填堆積することは、対象面がSi
であっても問題が多い。開口部が微細でアスペクト比が
大きいということは、その底部には原料ガスが供給され
難いということであり、ある程度の深さを埋めるために
は処理時間を長くしなければならない。そのため、マス
ク層であるSiO2層が劣化したり、SiO2層上に不要のＷが
堆積するといったことが起こる。
ト比の大きい溝にＷを充填堆積することは、対象面がSi
であっても問題が多い。開口部が微細でアスペクト比が
大きいということは、その底部には原料ガスが供給され
難いということであり、ある程度の深さを埋めるために
は処理時間を長くしなければならない。そのため、マス
ク層であるSiO2層が劣化したり、SiO2層上に不要のＷが
堆積するといったことが起こる。
このような問題に対しては幾許かの対策が提案されて
いるが、いづれも選択成長の対象面はSiであり、GaAsの
ような化合物半導体上に選択成長させるという課題に対
しては、解決策は殆ど示されていない。
いるが、いづれも選択成長の対象面はSiであり、GaAsの
ような化合物半導体上に選択成長させるという課題に対
しては、解決策は殆ど示されていない。
例えばGaAs表面上にFETのゲート電極となるＷを選択
的に堆積させるため、本発明ではSiO2層にアスペクト比
の大きい溝を設け、該開口工程で使用した選択エッチン
グマスクを利用するリフトオフで溝底にAlのような金属
皮膜を蒸着形成し、しかる後、WF6＋H2にSiH4を微量添
加したものを原料ガスとして、Al皮膜上にＷを選択成長
させる。更に、該工程に引き続きSiH4添加量を増してSi
O2層上にもＷ層を堆積する。
的に堆積させるため、本発明ではSiO2層にアスペクト比
の大きい溝を設け、該開口工程で使用した選択エッチン
グマスクを利用するリフトオフで溝底にAlのような金属
皮膜を蒸着形成し、しかる後、WF6＋H2にSiH4を微量添
加したものを原料ガスとして、Al皮膜上にＷを選択成長
させる。更に、該工程に引き続きSiH4添加量を増してSi
O2層上にもＷ層を堆積する。
SiO2層の開口に使用したマスク、例えば電子線レジス
トを残したままAlを蒸着し、リフトオフすれば溝底だけ
にAlが被着した状態となる。通常用いられるWF6＋H
2に、SiH4を微量加えたものを原料ガスとしてCVD処理を
行えばAl上にＷが成長する。
トを残したままAlを蒸着し、リフトオフすれば溝底だけ
にAlが被着した状態となる。通常用いられるWF6＋H
2に、SiH4を微量加えたものを原料ガスとしてCVD処理を
行えばAl上にＷが成長する。
溝の形状が幅2000Å、深さ3000Å程度であると、SiH4
無添加ではＷの成長は起こらず、SiH4が多すぎるとSiO2
層上にもＷが堆積する。溝内のみにＷを成長させるため
のSiH4添加量は、使用する装置や温度・圧力等の処理条
件によって異なり、WF6に対するSiH4の比率は数％或い
はそれ以下といった値である。従って通常の場合、使用
するCVD装置に合ったSiH4添加量は実験的に見出される
ことになる。
無添加ではＷの成長は起こらず、SiH4が多すぎるとSiO2
層上にもＷが堆積する。溝内のみにＷを成長させるため
のSiH4添加量は、使用する装置や温度・圧力等の処理条
件によって異なり、WF6に対するSiH4の比率は数％或い
はそれ以下といった値である。従って通常の場合、使用
するCVD装置に合ったSiH4添加量は実験的に見出される
ことになる。
このCVD処理により溝がＷで充填された後、引き続きS
iH4添加量を増してやると、SiO2層上にもＷ層が堆積す
る。溝を充填したＷは、下地層であるAlがGaAsとの間に
ショットキバリヤを形成するので、FETのゲート電極と
して使用することができ、全面に堆積したＷ層はパター
ニングして配線形成に利用することが出来る。
iH4添加量を増してやると、SiO2層上にもＷ層が堆積す
る。溝を充填したＷは、下地層であるAlがGaAsとの間に
ショットキバリヤを形成するので、FETのゲート電極と
して使用することができ、全面に堆積したＷ層はパター
ニングして配線形成に利用することが出来る。
第１図は本発明をショットキバリヤFETのゲート電極
形成に適用した実施例の工程を示す模式断面図である。
以下、同図面を参照しながら工程を説明する。
形成に適用した実施例の工程を示す模式断面図である。
以下、同図面を参照しながら工程を説明する。
（ａ）図に示されるように、GaAs基板10に3000ÅのSi
O2層11をCVD法によって堆積し、レジスト12を塗布、パ
ターニングして、ドライエッチングで溝13を形成する。
この溝の幅はFETのゲート電極幅に対応するものである
から、その寸法は1000〜2000Å程度であり、使用し得る
レジストはポジ型電子レジストに殆ど限定される。この
ことは以下の工程を若干制約することになる。
O2層11をCVD法によって堆積し、レジスト12を塗布、パ
ターニングして、ドライエッチングで溝13を形成する。
この溝の幅はFETのゲート電極幅に対応するものである
から、その寸法は1000〜2000Å程度であり、使用し得る
レジストはポジ型電子レジストに殆ど限定される。この
ことは以下の工程を若干制約することになる。
次いで（ｂ）図の如く、抵抗加熱蒸着によってAl膜14
を溝底に形成する。この選択堆積ではレジスト12をマス
クとするリフトオフが行われるが、堆積処理には溝底を
完全に覆うことが求められ、しかも使用するレジストが
比較的脆弱なので、被処理体の温度が上がらず且つ方向
性のある堆積法によらなければならない。蒸着によって
被着したAl皮膜は基板のGaAsに対しショットキバリヤを
形成する。
を溝底に形成する。この選択堆積ではレジスト12をマス
クとするリフトオフが行われるが、堆積処理には溝底を
完全に覆うことが求められ、しかも使用するレジストが
比較的脆弱なので、被処理体の温度が上がらず且つ方向
性のある堆積法によらなければならない。蒸着によって
被着したAl皮膜は基板のGaAsに対しショットキバリヤを
形成する。
この状態の基板に、WF6＋H2に微量のSiH4を加えたも
のを原料とし、通常のＷ選択成長と同じ処理条件でCVD
処理を行うと、（ｃ）図の如く溝内にW15が堆積する。
既に述べたように、SiH4添加量が微量であれば、Al上に
のみＷが堆積し、SiO2上には堆積しない。
のを原料とし、通常のＷ選択成長と同じ処理条件でCVD
処理を行うと、（ｃ）図の如く溝内にW15が堆積する。
既に述べたように、SiH4添加量が微量であれば、Al上に
のみＷが堆積し、SiO2上には堆積しない。
溝が埋められたところでSiH4添加量を増してやると、
ＷはSiO2上にも堆積するようになり、（ｄ）図の如く基
板上全面にＷ層15′が形成される。これをパターニング
して溝上にＷ層を残し、更にこのＷパターンをマスクと
してSiO2層を選択的にエッチング除去すると、（ｅ）図
のように、側面にSiO2層を、上面に幅の広いＷ層を持つ
微細なゲート電極が形成されたことになる。
ＷはSiO2上にも堆積するようになり、（ｄ）図の如く基
板上全面にＷ層15′が形成される。これをパターニング
して溝上にＷ層を残し、更にこのＷパターンをマスクと
してSiO2層を選択的にエッチング除去すると、（ｅ）図
のように、側面にSiO2層を、上面に幅の広いＷ層を持つ
微細なゲート電極が形成されたことになる。
その後は、通常のFET形成工程と同じように方向性の
ある堆積法でオーミック金属層16を被着し、S/Dコンタ
クトとすれば、（ｆ）図のようにチャネル成長が極めて
小であるFETが実現する。
ある堆積法でオーミック金属層16を被着し、S/Dコンタ
クトとすれば、（ｆ）図のようにチャネル成長が極めて
小であるFETが実現する。
本発明のように埋め込み方式でFETのゲート電極を形
成すると、全面に金属膜を被着してパターニングする方
式に比べ、より微細なパターンの形成が可能であり、側
面を被覆する絶縁皮膜も自己整合的に形成し得るので、
工程が簡略化される。
成すると、全面に金属膜を被着してパターニングする方
式に比べ、より微細なパターンの形成が可能であり、側
面を被覆する絶縁皮膜も自己整合的に形成し得るので、
工程が簡略化される。
第１図（ａ）〜（ｆ）は本発明実施例の工程を示す模式
断面図であり、 図に於いて 10はGaAs基板 11はSiO2 12はレジスト、 13は溝、 14はAl膜、 15,15′はＷ、 16はオーミック金属 である。
断面図であり、 図に於いて 10はGaAs基板 11はSiO2 12はレジスト、 13は溝、 14はAl膜、 15,15′はＷ、 16はオーミック金属 である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/872
Claims (2)
- 【請求項１】化合物半導体表面を被覆する絶縁体層を貫
通して、深さに比べ平面形状が小である開口を設ける工
程、 前記開口形成工程で使用した選択エッチングマスクを利
用して、前記開口内の前記化合物半導体表面に、該化合
物半導体に対しシャットキバリヤを形成する第１の金属
の皮膜を選択的に被着する工程、 モノシラン（SiH4）を含む雰囲気中での第２の金属のハ
ロゲン化合物の還元反応によって前記開口内の前記第１
の金属の皮膜上に第２の金属を堆積する工程、および 前記第２の金属を堆積する工程に連続して、モノシラン
含有比率を増した雰囲気で前記絶縁体表面を含む全面に
第２の金属を堆積する工程を包含することを特徴とする
半導体装置の製造方法。 - 【請求項２】前記化合物半導体が砒素ガリウム（GaAs）
であり、前記第１の金属がアルミニウム（Al）であり、
前記第２の金属がタングステン（Ｗ）であり、前記第２
の金属のハロゲン化合物が６弗化タングステン（WF6）
であることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274085A JP2519756B2 (ja) | 1987-10-29 | 1987-10-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274085A JP2519756B2 (ja) | 1987-10-29 | 1987-10-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117071A JPH01117071A (ja) | 1989-05-09 |
| JP2519756B2 true JP2519756B2 (ja) | 1996-07-31 |
Family
ID=17536771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62274085A Expired - Lifetime JP2519756B2 (ja) | 1987-10-29 | 1987-10-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2519756B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021363A (en) * | 1989-09-07 | 1991-06-04 | Laboratories Incorporated | Method of selectively producing conductive members on a semiconductor surface |
| JPH0661266A (ja) * | 1992-08-06 | 1994-03-04 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| JPH08195404A (ja) * | 1995-01-13 | 1996-07-30 | Nec Corp | 微細ｔ型電極及びその形成法 |
-
1987
- 1987-10-29 JP JP62274085A patent/JP2519756B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01117071A (ja) | 1989-05-09 |
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