CN107481985A - 芯片封装结构 - Google Patents
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Abstract
本发明提供一种芯片封装结构，包括可挠性线路板、芯片以及多个导电凸块。可挠性线路板包括绝缘基材及多个引脚。绝缘基材上具有芯片接合区。各引脚具有延伸入芯片接合区内的内引脚。芯片设置于芯片接合区内。芯片具有一主动表面、多个焊垫以及多组突起。所述多个焊垫以及多组突起位于主动表面上，其中各组突起分别包括分布于对应焊垫周围的多个突起。各内引脚分别藉由导电凸块的其中之一与对应的焊垫电连接，且各突起的高度大于或等于对应导电凸块的高度。本发明可以改善因可挠性线路板上的内引脚偏移而导致的内引脚与导电凸块接合不良问题。
Description
技术领域
本发明涉及一种芯片封装结构，尤其涉及一种薄膜覆晶封装结构。
背景技术
随着电子科技的不断演进，所生产的集成电路更加轻薄短小化、功能复杂化、高脚数化、高频化以及多元化。在此发展趋势下，薄膜覆晶(chip on film,COF)封装满足了其封装需求。薄膜覆晶封装是一种藉由导电凸块将可挠性线路板(flexible circuit board)上的引脚与芯片接合的封装技术。相较于传统使用的印刷电路板，薄膜覆晶封装是将驱动集成电路及其电子零件直接安装于薄膜上，以使封装结构可达到更轻薄短小及可挠的目的。
随着制程技术的进步以及集成电路密集度的提高，引脚及导电凸块的尺寸及间距(pitch)也愈来愈小。然而，这也代表了引脚与导电凸块之间的对位接合难度更高。当引脚与导电凸块进行接合时，很可能因为机构轻微地晃动导致引脚滑动(shift)，若引脚滑动产生的偏移量过大时，极可能造成引脚与导电凸块接合不完全，甚至未接合，而上述因引脚偏移所导致的接合不良问题在高脚数及引脚间距微小的产品中特别容易发生，因而导致芯片封装体的良率降低。
发明内容
本发明提供一种芯片封装结构，其可以改善因可挠性线路板上的内引脚偏移而导致的内引脚与导电凸块接合不良问题。
本发明的芯片封装结构，其包括可挠性线路板、芯片以及多个导电凸块。可挠性线路板包括绝缘基材及多个配置于绝缘基材上的引脚。绝缘基材上具有芯片接合区。各引脚具有延伸入芯片接合区内的内引脚。芯片设置于芯片接合区内。芯片具有主动表面、位于主动表面上的多个焊垫以及多组突起，其中各组突起分别包括分布于对应焊垫周围的多个突起。各内引脚分别藉由其中一导电凸块与对应的焊垫电连接，且各突起的高度大于或等于对应导电凸块的高度。
在本发明的一实施例中，上述的各个突起的材质包括金属、介电材料或其组合。
在本发明的一实施例中，上述的各组突起分别包括第一突起以及第二突起，第一突起位于对应内引脚的一侧，而第二突起位于对应内引脚的另一侧。
在本发明的一实施例中，上述的各组突起分别包括多个第一突起以及多个第二突起，第一突起位于对应内引脚的一侧，而第二突起位于对应内引脚的另一侧。
在本发明的一实施例中，第一突起与第二突起之间的距离等于对应导电凸块的宽度。
在本发明的一实施例中，第一突起与第二突起之间的距离小于对应导电凸块的宽度，且第一突起与第二突起之间的距离大于对应内引脚的宽度。
在本发明的一实施例中，第一突起与第二突起之间的距离大于对应导电凸块的宽度，且第一突起与第二突起之间的距离小于对应导电凸块与对应内引脚的宽度总合。
在本发明的一实施例中，第一突起与第二突起邻近于对应焊垫的角落分布。
在本发明的一实施例中，芯片封装结构还包括多个球底金属层，其中各球底金属层分别位于对应导电凸块与对应焊垫之间。
在本发明的一实施例中，芯片封装结构还包括位于各突起与主动表面之间的保护层，突起包括位于保护层上的底部以及位于底部上的顶部，其中底部的材质与球底金属层的材质相同，而顶部的材质与导电凸块的材质相同。
在本发明的一实施例中，各突起的顶表面包括倾斜面。
基于上述，在本发明上述实施例的芯片封装结构中，位于芯片主动表面上的突起可以避免于内引脚接合时内引脚偏移出导电凸块位置，改善内引脚与导电凸块之间的对位精度以确保其正确接合，进而提升封装良率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是本发明一实施例的芯片封装结构的底视图；
图2、图3分别是图1的芯片封装结构沿A-A’和B-B’剖线的局部剖面图；
图4、图5分别是本发明另一实施例的芯片封装结构的局部剖面图；
图6是本发明一实施例的芯片封装结构的底视图；
图7是本发明一实施例的芯片封装结构的底视图；
图8是本发明一实施例的芯片封装结构的底视图；
图9、图10分别是本发明一实施例沿图8的芯片封装结构沿C-C’和D-D’剖线的局部剖面图；
图11是本发明一实施例的芯片封装结构的底视图；
图12是本发明一实施例的芯片封装结构的底视图；
图13是本发明一实施例的芯片封装结构的底视图；
图14是本发明一实施例的芯片封装结构的底视图。
附图标记：
100、200、300、400、500、600、700、800、900：芯片封装结构
110：可挠性线路板
112：绝缘基材
112a：芯片接合区
114：引脚
114a、214a、314a、414a、514a、614a、714a、814a、914a：内引脚
120、820：芯片
120a、220a：主动表面
122、522：焊垫
124、224、324、424、524、624、724、824、924：突起
B：底部
T：顶部
124A、324A、424A、524A、624A、724A、824A：第一突起
124B、324B、424B、524B、624B、724B、824B：第二突起
126：保护层
128：球底金属层
130、230、330、430、530、630、730、830、930：导电凸块
PH、BH、LH、BH1、LH1、PH1：高度
BS：凸块下陷量
SD～SD7：最短距离
BW～BW7、LW～LW7：宽度
IP：倾斜面
具体实施方式
图1是本发明一实施例的芯片封装结构100的底视图。图2、图3分别是图1的芯片封装结构沿A-A’和B-B’剖线的局部剖面图，其中为清楚表示与说明，图1省略显示图2中的绝缘基材112。请参考图1至图3，在本实施例中芯片封装结构100包括可挠性线路板110、芯片120以及多个导电凸块130。
请先参考图1与图2，可挠性线路板110具有绝缘基材112及多个配置于绝缘基材112上的引脚114，其中绝缘基材112的材质可包括聚乙烯对苯二甲酸酯(polyethyleneterephthalate,PET)、聚酰亚胺(Polyimide,PI)、聚醚(polyethersulfone,PES)、聚碳酸酯(polycarbonate,PC)或其他适合的材料或以上至少两种材料的组合。引脚114的材质可以是由铜、银、锡、铝、镍、金或其他导电材质或其任何组合所构成。在本实施例中，绝缘基材112上具有芯片接合区112a，而引脚114延伸入芯片接合区112a的部分为内引脚114a。
芯片120设置于芯片接合区112a内，芯片120具有主动表面120a、位于主动表面120a上的多个焊垫122以及多组突起124。在本实施例中主动表面120a上还包括保护层126，保护层126覆盖主动表面120a并暴露出焊垫122的上表面，但本发明不以此为限。各组突起124分布于对应的焊垫122周围，其中各个突起124的材质包括金属、介电材料或其组合。
请参考图2与图3，内引脚114a藉由导电凸块130与对应的焊垫122电连接，且突起124的高度PH大于或等于对应的导电凸块130的高度BH，且突起124的高度PH小于对应的导电凸块130的高度BH与对应的内引脚114a的高度LH的总合(即BH+LH)，其中突起124的高度PH定义为从主动表面120a至突起124顶端的高度，导电凸块130的高度BH定义为从主动表面120a至导电凸块130上表面的高度。
在本实施例中，导电凸块130与对应的焊垫122之间，还包括一球底金属层128，球底金属层128的材质包括铜、银、锡、铝、镍、金或其他导电材质或其任何组合所构成。球底金属层128具有提升导电凸块130与对应的焊垫122之间的接合强度以及阻挡杂质扩散至芯片120内等作用。在本实施例中，突起124具有位于保护层126上的底部B以及位于底部B上的顶部T，且底部B的材质可以与球底金属层128的材质相同，而顶部T的材质可以与导电凸块130相同。
当突起124的底部B与球底金属层128为同样材质时，突起124的底部B与球底金属层128可以采用相同工艺制作。换言之，突起124的底部B与球底金属层128在工艺上是相同的，因此突起124的底部B的制造时间及成本可以有效地被降低。类似地，当突起124的顶部T与导电凸块130为同样材质时，突起124的顶部T与导电凸块130可以采用相同工艺制作。换言之，突起124的顶部T与导电凸块130在工艺上是相同的，因此突起124的顶部T的制作时间及成本可以有效地被降低。图3中虽然仅显示其中一个突起124具有底部B以及顶部T，然而本发明中每个突起124都可以具有底部B以及顶部T。
在本实施例中，突起124的顶表面可以是面向导电凸块130的倾斜面IP。倾斜面IP能使可挠性线路板110在与芯片120接合时，内引脚114a能够顺着倾斜面IP对准导电凸块130，增加内引脚114a与导电凸块130的接合精确度。图3中虽然仅显示其中一个突起124具有倾斜面IP，然而本发明中每个或部分突起124的上表面都可以是面向导电凸块130的倾斜面IP。
请参照图1，在本实施例中对应于同个内引脚114a的同组突起124可包括位于对应内引脚114a一侧的第一突起124A以及位于对应内引脚114a另一侧的第二突起124B。更具体而言，第一突起124A与第二突起124B是位于对应的内引脚114a的延伸范围内。在本实施例中，同组突起124中的第一突起124A与第二突起124B是分别位于对应的内引脚114a的端部(即内引脚114a较接近芯片120中心的一端)的两侧，然而本发明并不以此为限。在其他未显示的实施例中，同组突起124中的第一突起124A以及第二突起124B可分别位于对应的内引脚114a较靠近芯片120边缘的部分的两侧，或者同组突起124中的第一突起124A邻近对应的内引脚114a的端部，而第二突起124B邻近对应的内引脚114a较靠近芯片120边缘的部分。此外，在本实施例中，同组突起124中第一突起124A与第二突起124B之间的最短距离SD等于对应导电凸块130的宽度BW。其中同组突起124中第一突起124A与第二突起124B分别位于对应导电凸块130的相对两侧。更具体而言，同组突起124中的第一突起124A与第二突起124B大致上是对称于对应导电凸块130(或焊垫122)的中心线而设置，也就是第一突起124A至对应导电凸块130中心线的距离与第二突起124B至对应导电凸块130中心线的距离大致上相等，其中所述的导电凸块130中心线的延伸方向与内引脚114a的延伸方向大致相同。当导电凸块130与对应的内引脚114a相接合时，位于主动表面120a上的第一突起124A与第二突起124B可以阻挡内引脚114a滑动而偏移出对应的导电凸块130的位置，进而提升内引脚114a与导电凸块130的接合良率。
图4与图5分别是本发明另一实施例的芯片封装结构200的局部剖面图。请同时参见图4及图5，本实施例与图2、图3相同的部分就不再赘述。本实施例与图2、图3的差别在于，当内引脚214a与对应导电凸块230通过比如热压工艺(thermo-compression bonding)使得各个导电凸块230与对应的各个内引脚214a产生共晶接合(eutectic bonding)而电连接，以完成内引脚接合(Inner Lead Bonding，ILB)工艺。在前述内引脚接合工艺中，各个导电凸块230会受到对应的各个内引脚214a的压迫，而具有一凸块下陷量BS。换言之，各个内引脚214a会局部地镶嵌于对应的导电凸块230中。
在本实施例中，突起224的高度PH1大于或等于对应的导电凸块230的高度BH1，并且小于或等于对应的导电凸块230的高度BH1加上内引脚214a的高度LH1减掉凸块下陷量BS(即BH1+LH1-BS)，其中突起224的高度PH1定义为从主动表面220a至突起224顶端的高度，而导电凸块230的高度BH1定义为从主动表面220a至导电凸块230上表面(未下陷的部分)的高度，或者，导电凸块230的高度BH1定义为从主动表面220a至下陷前导电凸块230上表面的高度。在本实施例中，各个导电凸块230的凸块下陷量BS可受到突起224的限制，以避免凸块下陷量BS过大而产生凸块塌陷的问题。
图6是本发明一实施例的芯片封装结构300的底视图，其中本实施例与图1相同的部分就不再赘述。本实施例与图1的差别在于，同组突起324中第一突起324A与第二突起324B之间的最短距离SD1小于对应导电凸块330的宽度BW1，且同组突起324中第一突起324A与第二突起324B之间的最短距离SD1大于对应内引脚314a的宽度LW1。
图7是本发明一实施例的芯片封装结构400的底视图，其中本实施例与图1相同的部分就不再赘述。本实施例与图1的差别在于，同组突起424中第一突起424A与第二突起424B之间的最短距离SD2大于对应导电凸块430的宽度BW2，且同组突起424中第一突起424A与第二突起424B之间的最短距离SD2小于对应导电凸块430的宽度BW2与对应内引脚414a的宽度LW2总合(即BW2+LW2)。
图8是本发明一实施例的芯片封装结构500的底视图。图9、图10分别是图8的芯片封装结构500沿C-C’和D-D’剖线的局部剖面图。其中本实施例与图1至图3相同的部分就不再赘述。请同时参照图8到图10，本实施例与图1至图3的差别在于，对应于同一导电凸块530的同组突起524分别包括多个第一突起524A以及多个第二突起524B，多个第一突起524A位于对应内引脚514a的同一侧，而多个第二突起524B位于对应内引脚514a的另一侧。在本实施例中多个第一突起524A与多个第二突起524B邻近于对应焊垫522的角落分布，然而本发明不在此限。在本实施例中，同组突起524中第一突起524A与第二突起524B之间的最短距离SD3等于对应导电凸块530的宽度BW3。
图11是本发明一实施例的芯片封装结构600的底视图，其中本实施例与图8相同的部分就不再赘述。本实施例与图8的差别在于，同组突起624中第一突起624A与第二突起624B之间的最短距离SD4小于对应导电凸块630的宽度BW4，且同组突起624中第一突起624A与第二突起624B之间的最短距离SD4大于对应内引脚614a的宽度LW4。
图12是本发明一实施例的芯片封装结构700的底视图，其中本实施例与图8相同的部分就不再赘述。本实施例与图8的差别在于，同组突起724中第一突起724A与第二突起724B之间的最短距离SD5大于对应导电凸块730的宽度BW5，且同组突起724中第一突起724A与第二突起724B之间的最短距离SD5小于对应导电凸块730的宽度BW5与对应内引脚714a的宽度LW5总合(即BW5+LW5)。
图13是本发明一实施例的芯片封装结构800的底视图，其中本实施例与图7相同的部分就不再赘述。本实施例与图7的差别在于突起824是沿着内引脚814a的延伸方向延伸，而形成长度较长的突起824，且同组突起824中的第一突起824A以及第二突起824B分别于对应的导电凸块830的两侧延伸。在本实施中，突起824的长度是与导电凸块830的长度相同，但本发明不限于此，突起824的长度可应需求而调整成较长或较短。此外，在本实施例中，突起824只位于导电凸块830旁边，然而本发明并不以此为限，突起824亦可有局部邻近对应的内引脚814a的端部，和/或者局部邻近对应的内引脚814a较靠近芯片820边缘的部分，端视需求来调整其长度及其相对于导电凸块830的位置。
本实施例中，同组突起824中第一突起824A与第二突起824B之间的最短距离SD6大于对应导电凸块830的宽度BW6，且同组突起824中第一突起824A与第二突起824B之间的最短距离SD6小于对应导电凸块830的宽度BW6与对应内引脚814a的宽度LW6总合(即BW6+LW6)，但本发明不限于此。第一突起824A与第二突起824B之间的最短距离SD6亦可因应需求而调整。
图14是本发明一实施例的芯片封装结构900的底视图，其中本实施例与图13相同的部分就不再赘述。本实施例与图13的差别在于，相邻的两个导电凸块930之间只具有一个突起924，也就是内引脚914a的两侧分别会与其两侧相邻的内引脚914a对应同一个突起924。在本实施例中，相邻的两个突起924之间的最短距离SD7大于对应导电凸块930的宽度BW7，且相邻的两个突起924之间的最短距离SD7小于对应导电凸块930的宽度BW7与对应内引脚914a的宽度LW7总合(即BW7+LW7)，但本发明不以此为限，相邻的两个突起924之间的最短距离SD7可以依据需求，设计成与导电凸块930的宽度BW7相同，也可以依据需求，将最短距离SD7设计成小于对应导电凸块930的宽度BW7但大于对应内引脚914a的宽度LW7。
综上所述，在本发明上述实施例的芯片封装结构中，芯片以其主动表面朝向可挠性线路板而设置于芯片接合区内，芯片藉由导电凸块与对应的各个内引脚相接合，位于主动表面上的突起可以避免内引脚偏移出导电凸块位置，增加内引脚与导电凸块的对位精度以确保其正确接合，进而提升芯片封装的良率。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，均在本发明范围内。
Claims (14)
1.一种芯片封装结构，其特征在于，包括：
可挠性线路板，包括绝缘基材及多个配置于所述绝缘基材上的引脚，所述绝缘基材上具有芯片接合区，各所述引脚具有延伸入所述芯片接合区内的内引脚；
芯片，设置于所述芯片接合区内，所述芯片具有主动表面、位于所述主动表面上的多个焊垫以及多组突起，其中各所述组突起分别包括分布于对应的各所述焊垫周围的多个突起；以及
多个导电凸块，其中各所述内引脚分别藉由所述多个导电凸块的其中之一与对应的各所述焊垫电连接，且各所述突起的高度大于或等于对应的各所述导电凸块的高度。
2.根据权利要求1所述的芯片封装结构，其特征在于，各所述突起的材质包括金属、介电材料或其组合。
3.根据权利要求1所述的芯片封装结构，其特征在于，各所述组突起分别包括第一突起以及第二突起，所述第一突起位于对应的所述内引脚的一侧，而所述第二突起位于对应的所述内引脚的另一侧。
4.根据权利要求3所述的芯片封装结构，其特征在于，所述第一突起与所述第二突起之间的距离等于对应的所述导电凸块的宽度。
5.根据权利要求3所述的芯片封装结构，其特征在于，所述第一突起与所述第二突起之间的距离小于对应的所述导电凸块的宽度，且所述第一突起与所述第二突起之间的距离大于对应的所述内引脚的宽度。
6.根据权利要求3所述的芯片封装结构，其特征在于，所述第一突起与所述第二突起之间的距离大于对应的所述导电凸块的宽度，且所述第一突起与所述第二突起之间的距离小于对应的所述导电凸块与对应的所述内引脚的宽度总合。
7.根据权利要求1所述的芯片封装结构，其特征在于，各所述组突起分别包括多个第一突起以及多个第二突起，所述多个第一突起位于对应的所述内引脚的一侧，而所述多个第二突起位于对应的所述内引脚的另一侧。
8.根据权利要求7所述的芯片封装结构，其特征在于，所述多个第一突起与所述多个第二突起之间的最短距离等于对应的所述导电凸块的宽度。
9.根据权利要求7所述的芯片封装结构，其特征在于，所述多个第一突起与所述多个第二突起之间的最短距离小于对应的所述导电凸块的宽度，且所述多个第一突起与所述多个第二突起之间的最短距离大于对应的所述内引脚的宽度。
10.根据权利要求7所述的芯片封装结构，其特征在于，所述多个第一突起与所述多个第二突起之间的最短距离大于对应的所述导电凸块的宽度，且所述多个第一突起与所述多个第二突起之间的最短距离小于对应的所述导电凸块与对应的所述内引脚的宽度总合。
11.根据权利要求7所述的芯片封装结构，其特征在于，所述多个第一突起与所述多个第二突起邻近于对应的所述焊垫的角落分布。
12.根据权利要求1所述的芯片封装结构，其特征在于，还包括多个球底金属层，各所述球底金属层分别位于对应的各所述导电凸块与对应的各所述焊垫之间。
13.根据权利要求12所述的芯片封装结构，其特征在于，还包括位于各所述突起与所述主动表面之间的保护层，其中各所述突起包括位于所述保护层上的底部以及位于所述底部上的顶部，其中所述底部的材质与所述球底金属层的材质相同，而所述顶部的材质与所述导电凸块的材质相同。
14.根据权利要求1所述的芯片封装结构，其特征在于，各所述突起的顶表面包括倾斜面。
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