CN107431489A - 具有宽锁定范围的混合锁相环 - Google Patents

具有宽锁定范围的混合锁相环 Download PDF

Info

Publication number
CN107431489A
CN107431489A CN201680017779.5A CN201680017779A CN107431489A CN 107431489 A CN107431489 A CN 107431489A CN 201680017779 A CN201680017779 A CN 201680017779A CN 107431489 A CN107431489 A CN 107431489A
Authority
CN
China
Prior art keywords
signal
phase
frequency
loop
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680017779.5A
Other languages
English (en)
Other versions
CN107431489B (zh
Inventor
P·莱迪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mcpo Sen Mei Soc
Original Assignee
Mcpo Sen Mei Soc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mcpo Sen Mei Soc filed Critical Mcpo Sen Mei Soc
Publication of CN107431489A publication Critical patent/CN107431489A/zh
Application granted granted Critical
Publication of CN107431489B publication Critical patent/CN107431489B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
    • H03L7/102—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop the additional signal being directly applied to the controlled loop oscillator
    • H03L7/103—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop the additional signal being directly applied to the controlled loop oscillator the additional signal being a digital signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

数字锁相环包括被配置成以某一频率产生输出信号的数控振荡器。相位比较器将输出信号或从其导出的信号与参考信号作比较以产生相位误差信号。第一环路滤波器根据相位比较器的输出产生针对数控振荡器的第一控制信号。耦合至相位比较器的输出的频率误差测量电路产生频率误差信号。第二环路滤波器根据频率误差测量电路的输出产生针对数控振荡器的第二控制信号。电路将第一和第二控制信号组合并将经组合的控制信号提供给数控振荡器。

Description

具有宽锁定范围的混合锁相环
相关申请的交叉引用
该国际专利申请要求来自2016年2月18日提交的、名称为“Hybrid Phase LockedLoop having Wide Locking Range(具有宽锁定范围的混合锁相环)”的美国专利申请No.15/047,778的优先权；后者要求来自2015年3月23日提交的、名称为“Hybrid PhaseLocked Loop having Wide Locking Range(具有宽锁定范围的混合锁相环)”的印度专利申请No.962/NUM/2015的优先权，两者的内容通过引用整体纳入本公开。
背景技术
现有技术的锁相环(PLL)使用频率划分之后参考信号与反馈信号之间的相位差的测量来调整生成反馈信号的数控振荡器的频率。在相位误差测量之前，可在参考信号和/或反馈信号中采用频率划分。
数字锁相环(DPLL)一般包括相位比较器、环路滤波器、数控振荡器和反馈路径。反馈信号与参考信号作比较以生成误差信号。环路滤波器对误差信号进行滤波以生成针对数控振荡器的控制信号。以此方式，锁相环的输出被锁定至参考信号。收敛时间是输出锁定至参考信号并且与滤波器带宽成比例的时间。较低的滤波器带宽是对减少抖动而言是合需的但这暗示了较长的收敛时间。
在一种类型的DPLL中(称为类型II PLL)，环路滤波器是二阶的。该环路滤波器具有两个部分，称为比例或P部分，以及积分I部分，它们生成DCO频率控制信号的相应分量。I部分将相位误差累积成频率偏移，该频率偏移被添加至来自每个循环中的P部分的瞬时相位。收敛时间通常由P部分来控制。然而，当频率与参考信号处于锁定并且I部分具有小的频率偏移时，残余的相位收敛时间由来自I部分的小误差控制。在这些情况下，相位误差可被极度缓慢地纠正，尤其是在环路带宽较低时。
如图1中所示，典型的类型II DPLL 10包括用于测量相位误差的相位比较器12、环路滤波器14、和数控振荡器(DCO)16。相位比较器12将参考时钟Φref(或在分频器中除以了1/M的参考时钟)的相位和潜在地具有某个预设偏移的本地DCO 16的输出或其某个导出(例如，其几分之一(通过分频器20))作比较，相位误差Φerr是该相位比较器12的输出。将理解，DPLL 10在系统时钟(未示出)的控制下操作。
典型的环路滤波器14包括比例(P)组件22和积分(I)组件24，如图2中所示。在环路滤波器14的比例(P)组件22中，乘法器26将用作相位误差测量元件12的相位比较器的输出Φerr乘以比例因子Kp。将乘法器26的输出提供给包括乘法器28的积分(I)组件24，乘法器28具有积分因子KI作为输入。包括加法器30和具有单位延迟的存储器32的积分器形成延迟反馈环路的一部分。乘法器26产生相位补偿分量dfp而乘法器28和积分器(加法器30和存储器32)产生积分分量dfi，其表示相对于参考时钟Φref的频率的频率偏移。分量dfp和dfi在加法器34中进一步求和以产生控制信号df，控制信号df被安排成设置图1的DCO 16的频率从而它变为锁定至参考时钟Φref。
存储器32存储针对一个循环的频率分量dfi的值，从而至加法器30的当前输入是(前一循环的dfi)+KI×dfp(当前循环)。因此，加法器34的输出处的DCO控制信号df由下式给出：df＝dfp(当前循环)+dfi(前一循环)+KI*dfP(当前循环)。
环路带宽一般由用户设定并且由比例因子KP来确定，其通常被设为：KP＝2πf/fsys，其中f是环路带宽而fsys是DPLL 10的系统时钟频率。乘法器26将给出瞬时PLL更新值dfp，因为没有存储器分量。输入至乘法器28的积分因子KI将滤波器积分部分保持在相对于瞬时PLL更新值dfp非常低的速度(rate)处，并且一般地：KI＝KP/D，其中D>>1是阻尼因子。
当相位差是校正DCO的频率时考虑的唯一变量时，PLL的锁定范围由环路带宽来限定。为了增加锁定范围，环路增益必须被增加，这进而增加了输出中的频率噪声。
因此，存在对不与这些不利相关联的控制PLL的新方式的需要。
概述
本发明提供了一种通过提供针对频率校正的附加变量来增加PLL的锁定范围的方法。本发明测量参考信号与反馈信号之间的频率差并使用附加的控制环路来促使该频率差为零。频率差从相位误差测量中导出。通过使用附加的闭环控制器来促使频率误差为零，该闭环控制器可以像PI控制器一样简单，或者是复杂的基于算法的控制器。通过使用所提议的方法，可增加PLL的锁定范围，而不会增加基于相位误差的频率调整的环路增益。
根据本发明的一个实施例，数字锁相环包括数控振荡器，其被配置成以某一频率产生输出信号。相位比较器将输出信号或从其导出的信号与参考信号作比较以产生相位误差信号。第一环路滤波器根据相位比较器的输出产生针对数控振荡器的第一控制信号。耦合至相位比较器的输出的频率误差测量电路产生频率误差信号。第二环路滤波器根据频率误差测量电路的输出产生针对数控振荡器的第二控制信号。电路将第一和第二控制信号组合并将经组合的控制信号提供给数控振荡器。
附图
参考以下描述、所附权利要求以及附图将能更好地理解本发明的这些和其他特征、方面以及优点，在附图中：
图1是典型的现有技术DPLL的框图；
图2是在现有技术的DPLL的相位校正环路中使用的典型环路滤波器的框图；
图3是根据本发明的原理的锁相环的框图；
图4是图3的DPLL的示图，其更为详细地示出了环路滤波器；
图5A、5B和5C是说明根据本发明的一个方面的根据相位的频率测量的示图。
描述
本领域技术人员将认识到本发明的以下描述仅仅是解说性的并且不以任何方式做限制。本发明的其它实施例将易于向此类本领域技术人员暗示自己。
图3中示出了本发明的特定实施例，即，根据本发明的原理的解说性DPLL40的框图。DPLL 40的某些组件在形式上是类似的，并且用于图1中描绘的现有技术DPLL中的组件。将使用用于在图1中指定这些组件的对应物的相同附图标记来参照这些组件。
DPLL 40包括相位比较器12、相位环路滤波器14、和数控振荡器(DCO)16。相位比较器12将参考时钟Φref(或在分频器18中除以了1/M的参考时钟除)的相位和潜在地具有某个预设偏移的本地DCO 16的输出或其某个导出(例如，其几分之一(通过1/N分频器20))作比较，相位误差Φerr是该相位比较器12的输出。将理解，整个电路在系统时钟(未示出)的控制下操作。
相位环路滤波器14包括类似于图2中描绘的那些P组件和I组件的P组件14-22和I组件14-24，或者任何现有技术DPLL安排，包括2001年5月22日向Patapoutian颁发的、名称为“Loop Latency Compensated PLL Filter(环路延迟补偿型PLL滤波器)”的US 6,236,343中教导的DPLL，其全部内容通过引用纳入于此。无论安排如何，相位环路滤波器14的输出包括在现有技术中被馈送给DCO16以将DCO 16的输出锁定至参考信号的信号。
现在参照图4，在环路滤波器14的P组件中，乘法器14-26将包括相位误差测量元件12的相位比较器的输出Φerr乘以比例因子Kp。相位误差信号Φerr被进一步提供给包括乘法器14-28的I组件14-24，乘法器14-28具有积分因子KI作为输入。包括加法器14-30和具有单位延迟的存储器14-32的积分器形成延迟反馈环路的一部分。乘法器14-26产生相位补偿分量dfpa而乘法器14-28和积分器(加法器14-30和存储器14-32)产生积分分量dfia，其表示相对于参考时钟Φref的相位偏移。分量dfpa和dfia在加法器14-34中进一步求和以产生第一控制信号dfa，该第一控制信号dfa被安排成设置DCO 14的频率从而它变为在相位上锁定至参考时钟Φref。
存储器14-32存储针对一个循环的频率分量dfia的值，从而至加法器14-34的当前输入dfia是(前一循环的dfia)+KI*dfpa(当前循环)。因此，加法器14-34的输出处的第一控制信号dfa由下式给出：dfa＝dfpa(当前循环)+dfia(前一循环)+KI*dfPa(当前循环)。
针对相位环路滤波器14的环路带宽一般由用户设定并且由比例因子KP来确定，其通常被设为：KP＝2πf/fsys，其中f是相位环路带宽而fsys是DPLL相位环路的系统时钟。乘法器14-22将给出瞬时PLL更新值dfp。输入至乘法器14-28的积分因子KI将滤波器积分部分保持在相对于瞬时PLL更新值dfpa非常低的速度处，并且一般地：KI＝KP/D，其中D>>1是阻尼因子。
根据本发明的一个方面，针对包括频率误差测量元件42和频率环路滤波器44的DPLL 40的第二控制环路校正频率偏移。加法器46将环路滤波器16的输出与环路滤波器42的输出组合。第二控制环路协作以在频率差大于相位环路带宽时改善锁定。
频率环路滤波器44包括类似于相位环路滤波器14的P分量和I组件的P组件44-22和I分量44-24。在频率环路滤波器44的P组件中，乘法器44-26将频率误差测量42的输出乘以比例因子KP。频率误差信号被提供给包括乘法器44-28的I组件44-24，乘法器44-28具有积分因子KI作为输入。包括加法器44-30和具有单位延迟的存储器44-32的积分器形成延迟反馈环路的一部分。乘法器44-26产生频率补偿分量dfpb而乘法器44-28和积分器(加法器44-30和存储器44-32)产生积分分量dfib，其表示相对于参考时钟Φref的频率的频率偏移。分量dfpb和dfib在加法器44-34中进一步求和以产生第二控制信号dfb，控制信号dfb被安排成设置DCO 14的频率从而它变为锁定至参考时钟Φref。
存储器44-32存储针对一个循环的频率分量dfib的值，从而至加法器44-34的当前输入dfib是(前一循环的dfib)+KI*dfpb(当前循环)。因此，加法器44-34的输出处的第二控制信号dfb由下式给出：dfb＝dfpb(当前循环)+dfib(前一循环)+KI*dfPb(当前循环)。
针对频率环路滤波器44的环路带宽一般由用户设定并且由积分因子KIP来确定。乘法器44-26将给出瞬时PLL更新值dfp。输入至乘法器44-28的积分因子KI将滤波器积分部分保持在相对于瞬时PLL更新值dfp非常低的速度处，并且一般地：KI＝KP/D，其中D>>1是阻尼因子。
相位环路滤波器14和频率环路滤波器44的输出在加法器46中求和以向DCO 14提供经组合的控制信号。来自频率环路滤波器44的第二控制信号dfb的添加允许系统在比仅使用相位环路滤波器14的情况下可能的频率范围更宽的频率范围上锁定。
现在参照图5A、5B和5C，其是说明根据本发明的一个方面的(如由频率误差测量元件42所执行的)根据相位的频率测量的示图。图5A和5B两者中的上部迹线示出了叠加的参考频率信号和DCO输出信号，参考信号是图5A和5B的上部中在y轴的较低处示出的迹线。图5A和5B两者中的两个叠加迹线的较低部分示出了参考频率信号与DCO输出信号之间的相位差。
通过对参考信号的上升沿与来自DCO的反馈信号的上升沿之间的系统时钟循环的数量进行计数来测量该参考信号与该反馈信号之间的相位差。在可任选的分频器18和20之后执行该测量。这种方式测量的相位差在反馈信号频率低于参考信号的频率时(图5A)及在反馈信号频率高于参考信号的频率时(图5B)具有不同的图案。
相位差的周期(每秒的循环数量)直接表示参考时钟信号Φref与反馈信号之间的频率差。可通过如图5A中所示地测量T并演算1/T来计算频率差。该过程涉及耗费资源和时间的除法。
也可通过对在如图5C中所示的固定时间窗中的相变的数量进行计数来找到相位频率差。如果测量窗口是10毫秒并且相变的数量是8，则频率为8/0.01＝800，其中1/0.01是固定因子，并且因此不要求除法，因为分子和分母两者都可乘以使得分母等于1的某个数。
找到频率差为正还是为负的一种方式是找到相位差的当前值与相位差的紧接在前的值之间的差。如果差为正(除在转变处，差值太大并且不被考虑)，则频率差为正。如果差为负，则频率差为负。
针对频率的环路滤波器的添加提出了调谐两个闭环控制器以控制单个系统的挑战。然而，通过适当地调谐相位环路和频率环路的环路滤波器，与现有技术的PLL相比，PLL的锁定范围被增加许多倍。优选地，相位环路被调谐为使得相位环路的锁定频率范围等于或大于误差测量元件42的频率分辨率(可测得的最小频率改变)。同样，频率环路滤波器44的动态响应应该慢于相位环路滤波器14的动态响应。频率环路滤波器44中的积分器在定义其动态方面起主要作用。
虽然已参考某些优选实施例相当详细地讨论了本发明，但其它实施例也是可能的。因此，所附权利要求的范围并不应限定于本公开中包含的优选实施例的描述。

Claims (8)

1.一种数字锁相环，包括：
数控振荡器，其被配置成以一频率产生输出信号；
相位比较器，其被配置成将所述输出信号或从其导出的信号与参考信号作比较以产生相位误差信号；
第一环路滤波器，其被配置成根据所述相位比较器的输出产生针对所述数控振荡器的第一控制信号；
频率误差测量电路，耦合至所述相位比较器的所述输出并且被配置成产生频率误差信号；
第二环路滤波器，其被配置成根据所述频率误差测量电路的输出产生针对所述数控振荡器的第二控制信号；以及
电路，用于将所述第一控制信号和所述第二控制信号组合并将经组合的控制信号提供给所述数控振荡器。
2.如权利要求1所述的数字锁相环，其特征在于：
所述第一环路滤波器包括产生所述控制信号的比例分量的比例部分、产生所述控制信号的积分分量的积分部分、以及被配置成在其第一和第二输入端处接受相应的比例和积分分量以产生所述控制信号的加法器，所述积分部分包括通常被配置成在其输入端处接受所述积分分量的延迟反馈环路；以及
所述第二环路滤波器包括产生所述控制信号的比例分量的比例部分、产生所述控制信号的积分分量的积分部分、以及被配置成在其第一和第二输入端处接收相应的比例和积分分量以产生所述控制信号的加法器，所述积分部分包括通常被配置成在其输入端处接受所述积分分量的延迟反馈环路。
3.如权利要求1所述的数字锁相环，其特征在于：
所述第一和第二环路滤波器中的延迟反馈环路各自包括单元延迟存储器。
4.如权利要求1所述的数字锁相环，其特征在于：
所述频率误差测量电路被配置成对固定时间窗中的相变的数量进行计数，并且响应于所述经计数的相变的数量而确定所述频率误差。
5.如权利要求1所述的数字锁相环，其特征在于：
所述频率误差测量电路被配置成确定所述输出信号与所述参考信号之间的所述相位差的周期，并且计算所确定的周期的倒数以测量所述频率误差。
6.一种减少数字锁相环中的收敛时间的方法，包括：
将数控振荡器的输出信号或从其导出的信号的相位与参考信号作比较以产生相位误差信号，所述输出信号具有相位和频率；
在第一环路滤波器中对所述相位误差信号进行滤波，所述第一环路滤波器具有产生比例分量的比例部分和产生积分分量的积分部分，所述积分部分包括通常在其输入端处接收所述积分分量的延迟反馈环路；
将所述比例分量和所述积分分量应用于加法器的相应第一和第二输入以产生第一控制信号；
将所述输出信号的频率与所述参考信号或从其导出的信号的频率作比较以产生频率误差信号；
在第二环路滤波器中对所述频率误差信号进行滤波，所述第一环路滤波器具有产生比例分量的比例部分和产生积分分量的积分部分，所述积分部分包括通常在其输入端处接收所述积分分量的延迟反馈环路；以及
将所述第一控制信号和所述第二控制信号组合并将经组合的控制信号提供给所述数控振荡器。
7.如权利要求6所述的方法，其特征在于，将所述输出信号的频率与所述参考信号或从其导出的信号的频率作比较包括：
对固定时间窗中的相变的数量进行计数；以及
响应于所述经计数的相变的数量而确定所述频率误差。
8.如权利要求6所述的方法，其特征在于，将所述输出信号的频率与所述参考信号或从其导出的信号的频率作比较包括：
确定所述输出信号与所述参考信号之间的所述相位差的周期；以及
计算所确定的周期的倒数。
CN201680017779.5A 2015-03-23 2016-02-19 具有宽锁定范围的混合锁相环 Active CN107431489B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
IN962/MUM/2015 2015-03-23
IN962MU2015 2015-03-23
PCT/US2016/018701 WO2016153653A1 (en) 2015-03-23 2016-02-19 Hybrid phase locked loop having wide locking range

Publications (2)

Publication Number Publication Date
CN107431489A true CN107431489A (zh) 2017-12-01
CN107431489B CN107431489B (zh) 2020-01-14

Family

ID=56975982

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680017779.5A Active CN107431489B (zh) 2015-03-23 2016-02-19 具有宽锁定范围的混合锁相环

Country Status (5)

Country Link
US (2) US9515669B2 (zh)
JP (1) JP2018512806A (zh)
CN (1) CN107431489B (zh)
DE (1) DE112016001357T5 (zh)
WO (1) WO2016153653A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113541702A (zh) * 2020-04-17 2021-10-22 瑞昱半导体股份有限公司 具有自干扰校正能力的传输器和具有自干扰校正能力的传输方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9515669B2 (en) * 2015-03-23 2016-12-06 Microsemi SoC Corporation Hybrid phase locked loop having wide locking range
US9654117B1 (en) * 2016-06-14 2017-05-16 Cooper Technologies Company Digital phase-locked loop having de-coupled phase and frequency compensation
WO2018075064A1 (en) * 2016-10-21 2018-04-26 Intel Corporation Fast settling phase locked loop with phase shift compensation
CN110593497A (zh) * 2019-08-30 2019-12-20 徐州泰和门窗有限公司 适用于窗户的自收方雨棚
CN111064466B (zh) * 2019-12-27 2023-08-18 成都蓝大科技有限公司 一种负反馈方法及其系统
EP4064569A1 (en) * 2021-03-23 2022-09-28 Nxp B.V. Type-i plls for phase-controlled applications

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796392A (en) * 1997-02-24 1998-08-18 Paradise Electronics, Inc. Method and apparatus for clock recovery in a digital display unit
CN1901376A (zh) * 2005-07-21 2007-01-24 联发科技股份有限公司 具有周波脱落检测器而可补偿周波脱落所造成的错误的锁相回路
US20110148488A1 (en) * 2009-12-23 2011-06-23 Hyung-Jin Lee Digital phase locked loop with closed loop linearization technique
CN103248356A (zh) * 2013-05-20 2013-08-14 上海理工大学 一种基于采用锁相环脉冲插值技术的计数器及实现方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69535087T2 (de) * 1994-03-11 2006-12-21 Fujitsu Ltd., Kawasaki Schaltungsanordnung zur Taktrückgewinnung
JP3176331B2 (ja) * 1997-10-15 2001-06-18 山形日本電気株式会社 Ｐｌｌ回路
US6118836A (en) * 1997-12-18 2000-09-12 Alcatel Usa Sourcing L.P. Frequency and phase locking apparatus
US6236343B1 (en) 1999-05-13 2001-05-22 Quantum Corporation Loop latency compensated PLL filter
JP3407197B2 (ja) * 1999-11-26 2003-05-19 松下電器産業株式会社 ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路
JP3939715B2 (ja) * 2004-08-20 2007-07-04 日本テキサス・インスツルメンツ株式会社 位相同期ループ回路
EP2184857A4 (en) * 2007-08-28 2013-10-16 Fujitsu Ltd PHASE LOCKED OSCILLATOR AND RADAR EQUIPMENT THEREWITH
CN103404031B (zh) * 2010-12-01 2016-01-20 爱立信(中国)通信有限公司 锁相环控制电压确定
US8598929B1 (en) 2012-10-31 2013-12-03 Intel Mobile Communications GmbH Bitwidth reduction in loop filters used for digital PLLS
US9209965B2 (en) * 2014-01-14 2015-12-08 Microsemi Semiconductor Ulc Network interface with clock recovery module on line card
US9515669B2 (en) * 2015-03-23 2016-12-06 Microsemi SoC Corporation Hybrid phase locked loop having wide locking range

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796392A (en) * 1997-02-24 1998-08-18 Paradise Electronics, Inc. Method and apparatus for clock recovery in a digital display unit
CN1901376A (zh) * 2005-07-21 2007-01-24 联发科技股份有限公司 具有周波脱落检测器而可补偿周波脱落所造成的错误的锁相回路
US20110148488A1 (en) * 2009-12-23 2011-06-23 Hyung-Jin Lee Digital phase locked loop with closed loop linearization technique
CN103248356A (zh) * 2013-05-20 2013-08-14 上海理工大学 一种基于采用锁相环脉冲插值技术的计数器及实现方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113541702A (zh) * 2020-04-17 2021-10-22 瑞昱半导体股份有限公司 具有自干扰校正能力的传输器和具有自干扰校正能力的传输方法
CN113541702B (zh) * 2020-04-17 2022-07-19 瑞昱半导体股份有限公司 具有自干扰校正能力的传输器和具有自干扰校正能力的传输方法

Also Published As

Publication number Publication date
US10243572B2 (en) 2019-03-26
CN107431489B (zh) 2020-01-14
US9515669B2 (en) 2016-12-06
WO2016153653A1 (en) 2016-09-29
US20160285467A1 (en) 2016-09-29
DE112016001357T5 (de) 2017-12-07
US20170085273A1 (en) 2017-03-23
JP2018512806A (ja) 2018-05-17

Similar Documents

Publication Publication Date Title
CN107431489A (zh) 具有宽锁定范围的混合锁相环
DE102014112727B4 (de) Vorrichtung und verfahren zum synchronisieren von phasenregelkreisen
US7890070B2 (en) Filter circuit arrangement
US9444474B2 (en) Crystal oscillator noise compensation method for a multi-loop PLL
TWI463804B (zh) 時脈資料回復電路
US20090274255A1 (en) Method and apparatus for stabilizing clock
US20220170968A1 (en) Circuit and method for determining the ratio between two frequencies
US8947139B1 (en) Apparatus for doubling the dynamic range of a time to digital converter
EP3931968B1 (en) Generator and method for generating a controlled frequency
CN101483430A (zh) 具有用于dco同步的自适应滤波器的锁相环
US20150214960A1 (en) Synthesizing method of signal having variable frequency and synthesizer of signal having variable frequency
EP3931966B1 (en) Generator and method for generating a controlled frequency
US20140072084A1 (en) Digital system and method of estimating quasi-harmonic signal non-energy parameters using a digital Phase Locked Loop
CN108259035A (zh) 参考时钟确定方法及装置
KR100874413B1 (ko) 스위칭가능한 위상 고정 루프 및 그의 동작 방법
US20140340131A1 (en) Reducing settling time in phase-locked loops
EP3213030B1 (en) Digital controlled vco for vibrating structure gyroscope
JP4494935B2 (ja) 可変高周波入力クロックと非関連固定周波数基準信号とを有する固定周波数クロック出力
CN107872223B (zh) 用于执行相位误差校正的系统和方法
TWI838466B (zh) 用於確定兩頻率之間比值之電路和方法
US9584308B2 (en) Digital system for estimating signal non-energy parameters using a digital phase locked loop
JPH09200046A (ja) 位相差制御ｐｌｌ回路
SU623247A1 (ru) Цифровой синтезатор частот
JPS6157126A (ja) 位相同期原子発振器
JPH06252755A (ja) 発振回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant