CN107423179A - 一种基于板间互连实现高速总线连通性测试的方法及装置 - Google Patents

Abstract

本发明公开了一种基于板间互连实现高速总线连通性测试的方法及装置，涉及高速总线测试领域。本发明技术要点：搭建测试硬件通路的步骤：硬件通路包括：上位机、电源、母板、FPGA下载器、两个待测试模块；测试程序加载步骤：上位机通过FPGA下载器分别给两个待测试模块下载不同的测试程序；测试程序的功能是建立待测试模块板内和板间所有高速总线之间的数据传输通道；测试验证步骤：上位机将测试数据及其对应的寄存器地址通过母板的信号连接器发送给第一待测试模块，并接收第一待测试模块返回数据及其地址；比较发送的数据与返回的数据是否一致进而判断总线连接是否异常，通过发送不同的寄存器地址和数据实现对不同总线连通性的测试。

Description

一种基于板间互连实现高速总线连通性测试的方法及装置

技术领域

本发明涉及高速总线测试领域，尤其是一种基于板间互连的高速电路板板间和板内高速总线连通性测试的方法及装置。

背景技术

随着数字电路板的高速发展，电路板内总线的传输速率越来越高，数字电路板的集成度也越来越高，这就对高速总线的连通性测试提出了更高的要求。

目前，数字电路板的连通性测试，根据不同的总线类型，向电路板内的FPGA加载Xilinx公司的ISE软件自动生成的测试程序，通过Chipscope查看各类总线功能是否正常，但是这种方法操作繁琐，不能定位到具体某一路高速总线的管脚是否正常，因此，本发明提供了一种基于板间互连的高速电路板板间和板内高速总线连通性测试的方法。

发明内容

本发明所要解决的技术问题是：针对上述存在的问题，提供一种更加高效、快速的高速总线连通性测试方法及装置。

本发明提供的一种基于板间互连实现高速总线连通性测试的方法，包括：

搭建测试硬件通路的步骤：

硬件通路包括：上位机、电源、母板、FPGA下载器、两个待测试模块；

所述待加载模块中包含至少一个FPGA；母板上设置有电源连接器、信号连接器、两个待测试模块接口；信号连接器与第一待测试模块接口具有信号连接；电源连接器与各待测试模块接口均具有电源线连接；两个待测试模块接口的总线接口通过母板上的至少一类高速总线连接；

将所述电源通过电源供电线与母板上的电源连接器连接，将电源与上位机的控制接口连接；

将上位机的网口与母板上的信号连接器连接；

将两个待测试模块接插在母板上的两个待测试模块接口中；待测试模块的对外高速总线与待测试模块接口的总线接口、母板上的高速总线均一一对应；

测试程序加载步骤：

将上位机的USB接口通过FPGA下载器依次与两个待测试模块的JTAG接口连接；上位机通过FPGA下载器给依次两个待测试模块下载不同的测试程序；

第一测试程序用于将第一待测试模块配置为接收信号连接器传输的测试数据，并将测试数据中的地址为板间总线的数据通过待测试模块接口的总线接口、母板上的高速总线传给第二待测试模块；将测试数据中的地址为板内总线的数据写入本地的寄存器，最后将本地寄存器中的数据及地址，以及第二待测试模块传回的数据及地址返回上位机；

第二测试程序用于将第二待测试模块配置为接收第一待测试模块传输的数据，将这些数据写入本地的相应寄存器然后将本地寄存器中的数据及其地址传回给第一待测试模块；

测试验证步骤：

上位机控制电源开启，并将测试数据及其对应的地址通过母板的信号连接器发送给待测试模块，并读取待测试模块返回的数据及对应的地址；上位机比较发送的数据及其地址与返回的数据及其地址是否一致，若一致则说明待测试模块的总线接口连接正常，否则，说明不一致数据的地址对应的总线连接异常。

进一步，待测试模块内部包括多个FPGA，每个FPGA通过至少一类高速总线与其他FPGA连接；其中至少一个FPGA具有对外连接的高速总线。

进一步，母板上的高速总线为以下总线中的至少一种：SRIO总线、LVDS总线、MLVDS总线、GTX总线、CAN总线。

待测试模块内各FPGA之间的高速总线包括LVDS总线和/或GTX总线。

本发明还提供了另一种基于板间互连实现高速总线连通性测试的方法，包括：

搭建测试硬件通路的步骤：

硬件通路包括：上位机、电源、母板、FPGA下载器、待测试模块；

所述待加载模块中包含至少一个FPGA；母板上设置有电源连接器、信号连接器、待测试模块接口；信号连接器与待测试模块接口具有信号连接；电源连接器与待测试模块接口具有电源线连接；待测试模块接口的总线接口通过母板上的至少一类高速总线连接成回环结构；

将所述电源通过电源供电线与母板上的电源连接器连接，将电源与上位机的控制接口连接；

将上位机的网口与母板上的信号连接器连接；

将待测试模块接插在母板上的待测试模块接口中；待测试模块的对外高速总线与待测试模块接口的总线接口、母板上的高速总线均一一对应；

测试程序加载步骤：

将上位机的USB接口通过FPGA下载器与待测试模块的JTAG接口连接；

上位机通过FPGA下载器给待测试模块下载测试程序;

所述测试程序用于将待测试模块配置为接收信号连接器传输的测试数据，并将测试数据中的地址为板间总线的数据通过待测试模块接口的总线接口、母板上的高速总线回传给自己；将测试数据中的地址为板内总线的数据写入本地的寄存器，最后将本地寄存器中的数据及地址，以及回传的数据及地址返回上位机；

测试验证步骤：

上位机控制电源开启，并将测试数据及其对应的地址通过母板的信号连接器发送给待测试模块，并读取待测试模块返回的数据及对应的地址；上位机比较发送的数据及其地址与返回的数据及其地址是否一致，若一致则说明待测试模块的总线接口连接正常，否则，说明不一致数据的地址对应的总线连接异常。

本发明还提供了一种基于板间互连实现高速总线连通性测试的装置，包括：上位机、电源、母板、FPGA下载器、两个待测试模块；

所述待加载模块中包含至少一个FPGA；母板上设置有电源连接器、信号连接器、两个待测试模块接口；信号连接器与第一待测试模块接口具有信号连接；电源连接器与各待测试模块接口均具有电源线连接；两个待测试模块接口的总线接口通过母板上的至少一类高速总线连接；

所述电源通过电源供电线与母板上的电源连接器连接，电源还与上位机的控制接口连接；

上位机的网口与母板上的信号连接器连接；

两个待测试模块接插在母板上的两个待测试模块接口中；待测试模块的对外高速总线与待测试模块接口的总线接口、母板上的高速总线均一一对应；

上位机的USB接口通过FPGA下载器与其中一个待测试模块的JTAG接口连接。

本发明还提供了另一种基于板间互连实现高速总线连通性测试的装置，包括：上位机、电源、母板、FPGA下载器、待测试模块；

所述待加载模块中包含至少一个FPGA；母板上设置有电源连接器、信号连接器、待测试模块接口；信号连接器与待测试模块接口具有信号连接；电源连接器与待测试模块接口具有电源线连接；待测试模块接口的总线接口通过母板上的至少一类高速总线连接成回环结构；

所述电源通过电源供电线与母板上的电源连接器连接，电源还与上位机的控制接口连接；

上位机的网口与母板上的信号连接器连接；

待测试模块接插在母板上的待测试模块接口中；待测试模块的对外高速总线与待测试模块接口的总线接口、母板上的高速总线均一一对应；

上位机的USB接口通过FPGA下载器与待测试模块的JTAG接口连接。综上所述，由于采用了上述技术方案，本发明的有益效果是：

本发明可以运用于实现高速数字电路板板间和板内各种高速总线的连通性精确自动测试，操作简单方便，发送不同的寄存器地址的测试数据可以实现对待测模块不同的高速总线接口进行连通性测试，可直接定位到高速数字电路板某个接口是否连接正常，这对于实现电路板在生产测试流水线中的自动测试有重要意义。

附图说明

本发明将通过例子并参照附图的方式说明，其中：

图1为本发明的测试硬件通路示意图。

图2为本发明中待测试模块内部结构示意图。

图中标记：上位机1、待测试模块2、待测试模块3、母板4、LRM座子5、LRM座子6、信号连接器7、电源连接器8、电源8、电源供电线9、程控电源10、GPIB控制线11、GPIB槽位12、网口13、USB口14、JTAG下载器15、网线16。

具体实施方式

本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。

本说明书中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。

图1为本发明装置的第一实施例的示意图，本实施例可对模块2、模块3的板内总线及板间总线的连通性同时进行测试。如图1所示，本发明具体实施系统包括：主机1、模块2、模块3、母板4、LRM座子5、LRM座子6、信号连接器7、电源连接器8、电源供电线9、程控电源10、GPIB控制线11、GPIB槽位12、网口13、USB口14、FPGA下载器15、网线16，其中：

所述模块2和模块3为同一种模块，模块内部包括4片Xilinx公司的V6系列的FPGA，每片FPGA之间通过40对差分信号LVDS和2对GTX信号传输数据，如图2所示，FPGA2对外包括4对SRIO、2路CAN和一组以太网接口，FPGA1对外包括48对LVDS、20对MLVDS和11对GTX，FPGA4对外包括32对LVDS，12对MLVDS和4对GTX。

所述模块2与LRM座子6对接，模块3与LRM座子5对接，LRM座子5和LRM座子6型号均为LRMS2-A252-B252-Z2。

所述母板4为高速电路板，其LRM座子5和LRM座子6的管脚定义与模块2和模块3的对外板间接口一致，LRM座子5和LRM座子6之间各类高速总线一一对应连接，LVDS总线对应互连，MLVDS总线对应互连，LRM座子5的GTX总线发送端连接LRM座子6的GTX总线的接收端，LRM座子6的以太网接口引出至信号连接器7上，LRM座子5和LRM座子6的28V供电电源引出至电源连接器8上。

所述程控电源10为安捷伦程控电源，通过GPIB控制线11接插到主机上的GPIB槽位12，程控电源10与电源连接器8之间通过电源连接线进行连接。

所述上位机的测试软件采用C#编程语言进行编写，上位机通过USB接口14、JTAG下载器15、模块2的JTAG接口将测试软件下载到模块2中，然后再将JTAG下载器15与模块3的JTAG接口连接，将模块3的测试程序下载到模块3中。通过测试软件可以控制程控电源9开启和关闭，并将电源电压设置为+28V；同时测试软件通过网口13、母板上的信号连接器向模块2下发测试数据，然后接收模块2返回的数据，测试软件自动对比数据是否一致，如果一致，则说明总线接口连接正常，否则，说明对应的总线接口连接异常。

具体的，所述模块2和模块3内部的FPGA测试程序是在硬件编程软件ISE14.6中运行生成的BIT文件，采用硬件编程语言VHDL编写，模块2与模块3在BIT文件的配置下，在模块内部或模块之间按照各自总线协议完成数据的收发。

测试软件18通过网络传输协议下发测试数据至模块2，模块2根据地址属性，如果为板间总线，则将测试数据通过母板上的高速总线传输给模块3，模块3根据地址将测试数据在模块3内部FPGA之间传输并存入寄存器中，模块3在将各个寄存器中的数据及其地址通过母板上的高速总线传回给模块2。如果为板内总线，则根据地址将测试数据在模块2内部FPGA之间进行传输并存入寄存器中。模块2再将本地寄存器的数据及其地址，以及模块3传回的数据及其地址通过信号连接器7、网口13上报测试软件，测试软件判断下发数据和回读数据的一致性，如果一致，则说明总线接口连接正常，否则，接口连接异常。

图2为基于本发明装置第一实施例的测试方法的流程图，该方法包括以下步骤：

步骤S1：首先，按照图1连接硬件测试通路。

步骤S2：上位机1通过连接的FPGA下载器15向模块2加载测试程序，将FPGA下载器15拔下插到模块3的JTAG接口上，向模块3加载测试程序。

模块2的测试程序将模块2配置为接收信号连接器传输的测试数据，并将测试数据中的地址为板间总线的数据通过待测试模块接口的总线接口、母板上的高速总线传给模块3；将测试数据中的地址为板内总线的数据写入本地的寄存器，最后将本地寄存器中的数据及地址，以及模块3传回的数据及地址返回上位机；

模块3的测试程序将模块3配置为接收模块2传输的数据，将这些数据写入本地的相应寄存器然后将本地寄存器中的数据及其地址传回给模块2。

步骤S3：控制测试软件通过以太网接口向模块2发数据及其地址，然后回读模块2返回的数据及其地址，测试软件自动对比数据是否一致，如果一致，则说明总线接口连接正常，否则，可根据比较结果为不一致的数据地址确定那一条总线接口连接异常。

本发明还提供了一种单待测试模块的总线连通性测试装置。本实施例的结构与图1相比少了模块3，其余连接关系相同。本实施例中母板上的接线相应的调整。即，待测试模块接口6的总线接口通过母板上的高速总线连接成回环结构。回环结构即是待测试模块接口6的一部分总线接口为发送接口，另一部分为接收接口，母板内部走线即将发送接口直接连接至其接收接口，形成回环，目的在于测试模块2的对外总线的连通性。

模块2接插在母板上的待测试模块接口6上；模块2的对外高速总线发送接口直接连接至其接收接口。

基于本实施例的测试方法包括：

步骤S1：按照上述装置的连接关系搭建硬件测试通路。

步骤S2：上位机1通过连接的FPGA下载器15向模块2加载测试程序。

所述测试程序用于将模块2配置为接收信号连接器传输的测试数据，并将测试数据中的地址为板间总线的数据通过待测试模块接口的总线接口、母板上的高速总线回传给自己；将测试数据中的地址为板内总线的数据写入本地的寄存器，最后将本地寄存器中的数据及地址，以及回传的数据及地址返回上位机。

步骤S3：控制测试软件通过以太网接口向模块2发数据及其地址，然后回读模块2返回的数据及其地址，测试软件自动对比数据是否一致，如果一致，则说明总线接口连接正常，否则，可根据比较结果为不一致的数据地址确定那一条总线接口连接异常。

本发明并不局限于前述的具体实施方式。本发明扩展到任何在本说明书中披露的新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。

Claims (10)

1.一种基于板间互连实现高速总线连通性测试的方法，其特征在于，包括：

搭建测试硬件通路的步骤：

硬件通路包括：上位机、电源、母板、FPGA下载器、两个待测试模块；

所述待加载模块中包含至少一个FPGA；母板上设置有电源连接器、信号连接器、两个待测试模块接口；信号连接器与第一待测试模块接口具有信号连接；电源连接器与各待测试模块接口均具有电源线连接；两个待测试模块接口的总线接口通过母板上的至少一类高速总线连接；

将所述电源通过电源供电线与母板上的电源连接器连接，将电源与上位机的控制接口连接；

将上位机的网口与母板上的信号连接器连接；

将两个待测试模块接插在母板上的两个待测试模块接口中；待测试模块的对外高速总线与待测试模块接口的总线接口、母板上的高速总线均一一对应；

测试程序加载步骤：

将上位机的USB接口通过FPGA下载器依次与两个待测试模块的JTAG接口连接；上位机通过FPGA下载器给依次两个待测试模块下载不同的测试程序；

第一测试程序用于将第一待测试模块配置为接收信号连接器传输的测试数据，并将测试数据中的地址为板间总线的数据通过待测试模块接口的总线接口、母板上的高速总线传给第二待测试模块；将测试数据中的地址为板内总线的数据写入本地的寄存器，最后将本地寄存器中的数据及地址，以及第二待测试模块传回的数据及地址返回上位机；

第二测试程序用于将第二待测试模块配置为接收第一待测试模块传输的数据，将这些数据写入本地的相应寄存器然后将本地寄存器中的数据及其地址传回给第一待测试模块；

测试验证步骤：

上位机控制电源开启，并将测试数据及其对应的地址通过母板的信号连接器发送给待测试模块，并读取待测试模块返回的数据及对应的地址；上位机比较发送的数据及其地址与返回的数据及其地址是否一致，若一致则说明待测试模块的总线接口连接正常，否则，说明不一致数据的地址对应的总线连接异常。

2.根据权利要求1所述的一种基于板间互连实现高速总线连通性测试的方法，其特征在于，待测试模块内部包括多个FPGA，每个FPGA通过至少一类高速总线与其他FPGA连接；其中至少一个FPGA具有对外连接的高速总线。

3.根据权利要求2所述的一种基于板间互连实现高速总线连通性测试的方法，其特征在于，母板上的高速总线为以下总线中的至少一种：SRIO总线、LVDS总线、MLVDS总线、GTX总线、CAN总线；

待测试模块内各FPGA之间的高速总线包括LVDS总线和/或GTX总线。

4.一种基于板间互连实现高速总线连通性测试的方法，其特征在于，包括：

搭建测试硬件通路的步骤：

硬件通路包括：上位机、电源、母板、FPGA下载器、待测试模块；

所述待加载模块中包含至少一个FPGA；母板上设置有电源连接器、信号连接器、待测试模块接口；信号连接器与待测试模块接口具有信号连接；电源连接器与待测试模块接口具有电源线连接；待测试模块接口的总线接口通过母板上的至少一类高速总线连接成回环结构；

将所述电源通过电源供电线与母板上的电源连接器连接，将电源与上位机的控制接口连接；

将上位机的网口与母板上的信号连接器连接；

将待测试模块接插在母板上的待测试模块接口中；待测试模块的对外高速总线与待测试模块接口的总线接口、母板上的高速总线均一一对应；

测试程序加载步骤：

将上位机的USB接口通过FPGA下载器与待测试模块的JTAG接口连接；

上位机通过FPGA下载器给待测试模块下载测试程序;

所述测试程序用于将待测试模块配置为接收信号连接器传输的测试数据，并将测试数据中的地址为板间总线的数据通过待测试模块接口的总线接口、母板上的高速总线回传给自己；将测试数据中的地址为板内总线的数据写入本地的寄存器，最后将本地寄存器中的数据及地址，以及回传的数据及地址返回上位机；

测试验证步骤：

上位机控制电源开启，并将测试数据及其对应的地址通过母板的信号连接器发送给待测试模块，并读取待测试模块返回的数据及对应的地址；上位机比较发送的数据及其地址与返回的数据及其地址是否一致，若一致则说明待测试模块的总线接口连接正常，否则，说明不一致数据的地址对应的总线连接异常。

5.根据权利要求4所述的一种基于板间互连实现高速总线连通性测试的方法，其特征在于，待测试模块内部包括多个FPGA，每个FPGA通过至少一类高速总线与其他FPGA连接；其中至少一个FPGA具有对外连接的高速总线。

6.一种基于板间互连实现高速总线连通性测试的装置，其特征在于，包括：上位机、电源、母板、FPGA下载器、两个待测试模块；

所述待加载模块中包含至少一个FPGA；母板上设置有电源连接器、信号连接器、两个待测试模块接口；信号连接器与第一待测试模块接口具有信号连接；电源连接器与各待测试模块接口均具有电源线连接；两个待测试模块接口的总线接口通过母板上的至少一类高速总线连接；

所述电源通过电源供电线与母板上的电源连接器连接，电源还与上位机的控制接口连接；

上位机的网口与母板上的信号连接器连接；

两个待测试模块接插在母板上的两个待测试模块接口中；待测试模块的对外高速总线与待测试模块接口的总线接口、母板上的高速总线均一一对应；

上位机的USB接口通过FPGA下载器与其中一个待测试模块的JTAG接口连接。

7.根据权利要求6所述的一种基于板间互连实现高速总线连通性测试的装置，其特征在于，各个待测试模块内部包括多个FPGA，每个FPGA通过至少一类高速总线与其他FPGA连接；其中至少一个FPGA具有对外连接的高速总线。

8.根据权利要求7所述的一种基于板间互连实现高速总线连通性测试的装置，其特征在于，母板上的高速总线为以下总线中的至少一种：SRIO总线、LVDS总线、MLVDS总线、GTX总线、CAN总线；

待测试模块内各FPGA之间的高速总线包括LVDS总线和/或GTX总线。

9.一种基于板间互连实现高速总线连通性测试的装置，其特征在于，包括：上位机、电源、母板、FPGA下载器、待测试模块；

所述待加载模块中包含至少一个FPGA；母板上设置有电源连接器、信号连接器、待测试模块接口；信号连接器与待测试模块接口具有信号连接；电源连接器与待测试模块接口具有电源线连接；待测试模块接口的总线接口通过母板上的至少一类高速总线连接成回环结构；

所述电源通过电源供电线与母板上的电源连接器连接，电源还与上位机的控制接口连接；

上位机的网口与母板上的信号连接器连接；

待测试模块接插在母板上的待测试模块接口中；待测试模块的对外高速总线与待测试模块接口的总线接口、母板上的高速总线均一一对应；

上位机的USB接口通过FPGA下载器与待测试模块的JTAG接口连接。

10.根据权利要求9所述的一种基于板间互连实现高速总线连通性测试的装置，其特征在于，各个待测试模块内部包括多个FPGA，每个FPGA通过至少一类高速总线与其他FPGA连接；其中至少一个FPGA具有对外连接的高速总线。