CN107342280A - 具有静电放电保护功能的输出电路 - Google Patents
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Abstract
本发明公开了一种半导体芯片的输出电路，用来进行静电放电保护，该输出电路包含一第一金氧半场效应管及一第一电阻。该第一金氧半场效应管包含一第一端、一基极端及一栅极端，该第一端耦接于该半导体芯片的一输出垫片。该第一电阻耦接于该第一金氧半场效应管的该基极端及一第一电源供应端之间。
Description
技术领域
本发明涉及一种半导体芯片的输出电路，尤其涉及一种位于半导体芯片中，具有静电放电(Electrostatic Discharge，ESD)保护功能的输出电路。
背景技术
随着半导体工艺技术的演进，电路组件的尺寸缩减到微米以下的等级，使得半导体芯片的效率及速度大幅提升，然而，由于组件尺寸的缩小，可靠度问题的重要性也随之而提升。其中，静电放电(Electrostatic Discharge，ESD)为最重要的可靠度问题之一。在外界存在的静电量相同的情形下，由于先进工艺的电路组件具有较小尺寸，对静电放电的耐受能力较差。因此，先进工艺的电路组件更容易受到静电放电的影响而损坏。
为解决芯片输出端的静电放电问题，可将一限流电阻设置在信号输出路径并串联于该输出端。当静电放电到达时，此限流电阻可阻隔静电放电电流或降低流入芯片内部电路的静电放电电流大小。然而，在芯片正常运作之下，通过限流电阻的输出信号会产生热能，造成芯片的工作温度上升。鉴于此，现有技术实有改进的必要。
发明内容
因此，本发明的主要目的即在于提供一种位于半导体芯片的输出电路，其可提供静电放电(Electrostatic Discharge，ESD)保护功能，同时避免热能造成半导体芯片在正常运作之下的工作温度提升。
本发明公开了一种半导体芯片的输出电路，用来进行静电放电保护，该输出电路包含一第一金氧半场效应管(Metal Oxide Semiconductor Transistor，MOS Transistor)及一第一电阻。该第一金氧半场效应管包含一第一端、一基极(bulk)端及一栅极(gate)端，该第一端耦接于该半导体芯片的一输出垫片(output pad)。该第一电阻耦接于该第一金氧半场效应管的该基极端及一第一电源供应端之间。
本发明还公开了一种半导体芯片的输出电路，用来进行静电放电保护，该输出电路包含一传输门(transmission gate)及一第一电阻。该传输门耦接于该半导体芯片的一输出垫片，该传输门包含一第一金氧半场效应管及一第二金氧半场效应管。该第一金氧半场效应管包含一第一端、一基极端及一栅极端，该第一端耦接于该输出垫片。该第二金氧半场效应管包含一第一端、一基极端及一栅极端，该第一端耦接于该输出垫片。该第一电阻耦接于该第一金氧半场效应管的该基极端及一第一电源供应端之间。
本发明还公开了一种半导体芯片的输出电路，用来进行静电放电保护，该输出电路包含一输出缓冲器及一第一电阻。该输出缓冲器耦接于该半导体芯片的一输出垫片，该输出缓冲器包含一第一金氧半场效应管及一第二金氧半场效应管。该第一金氧半场效应管包含一第一端、一基极端及一栅极端，该第一端耦接于该输出垫片。该第二金氧半场效应管包含一第一端、一基极端及一栅极端，该第一端耦接于该输出垫片。该第一电阻耦接于该第一金氧半场效应管的该基极端及一第一电源供应端之间。
附图说明
图1A及1B为一半导体芯片的一输出电路的一般电路结构的示意图。
图2A及2B为图1A及1B的输出电路的详细运作方式的示意图。
图3A及3B为本发明实施例一输出电路的示意图。
图4为本发明实施例另一输出电路的示意图。
图5为本发明实施例又一输出电路的示意图。
图6A及6B为未包含开关器的一输出电路的一般电路结构的示意图。
图7A及7B为本发明实施例一输出电路的示意图。
图8为本发明实施例一输出电路的示意图。
图9为本发明实施例一输出电路的示意图。
其中，附图标记说明如下：
10、30、40、50、60、70、80、90 输出电路
102 输出缓冲器
104 开关器
106 输出垫片
R_CL、R_CL’、R_CLP、R_CLN 限流电阻
ESD1、ESD2 静电放电保护单元
VDD 系统电源供应端
VSS 系统接地端
P-SW、P1、P2 P型金氧半场效应管
N-SW、N1、N2 N型金氧半场效应管
VD1、VS1 电源供应端
802、902 上拉电路
804、904 下拉电路
SA、SB、SC 信号
具体实施方式
请参考图1A及1B，图1A及1B为一半导体芯片的一输出电路10的一般电路结构的示意图。输出电路10包含一输出缓冲器102、一开关器104、一输出垫片(output pad)106及一限流电阻R_CL。静电放电(Electrostatic Discharge，ESD)保护单元ESD1及ESD2可不包含在输出电路10中，但绘示在图1A及1B，用来说明静电放电电流或电荷的路径。输出电路10可用于一面板的驱动集成电路(Integrated Circuit，IC)，用来输出数据电压至面板。输出缓冲器102可以是一运算放大器(operational amplifier)。数据电压通过开关器104输出至输出垫片106，开关器104可控制数据电压的输出路径导通或断开，其可由一传输门(transmission gate)所构成，而传输门包含一P型金氧半场效应管(P-type Metal OxideSemiconductor Transistor，PMOS Transistor)及一N型金氧半场效应管(N-type MetalOxide Semiconductor Transistor，NMOS Transistor)。输出垫片106可作为输出电路10用来连接外部组件(如面板)的一输出接口。限流电阻R_CL设置在输出缓冲器102及输出垫片106之间的输出路径上，可用来避免静电放电电流进入半导体芯片内部电路，或用来降低进入内部电路的静电放电电流大小。静电放电保护单元ESD1及ESD2可提供静电放电电流的传导路径，以提升输出电路10的静电放电保护效率。
图1A示出了一静电放电阶段，其中静电放电能量施加于输出垫片106。随着限流电阻R_CL及静电放电保护单元ESD1及ESD2的共同运作，施加于输出垫片106的静电放电所产生的电流可通过静电放电保护单元ESD1而流至系统电源供应端VDD或从系统接地端VSS通过静电放电保护单元ESD2流入。在此情况下，无任何电流或仅有少数电流流入输出缓冲器102，而限流电阻R_CL可保护半导体芯片内部的电路组件不被静电放电电流烧毁。
图1B示出了半导体芯片的正常运作，其中输出电路10通过输出垫片106来输出数据电压。举例来说，当用于一源极驱动装置的输出电路10输出数据电压时，若目前的数据电压高于先前的数据电压，一充电电流会从输出缓冲器102流至输出垫片106，若目前的数据电压低于先前的数据电压，一放电电流会从输出垫片106流至输出缓冲器102。充电及放电电流都通过限流电阻R_CL而产生电力损耗，在此情况下，输出电路10的驱动能力会受到限流电阻R_CL上电力损耗的影响而下降，损耗的电力则转换为热能，造成半导体芯片的工作温度上升。由于一源极驱动装置往往包含大量的输出电路(每一输出电路具有例如输出电路10的结构)，大量输出电路中的大量限流电阻将使工作温度大幅上升。
请参考图2A及2B，图2A及2B为图1A及1B的输出电路10的详细运作方式的示意图。更明确来说，图2A示出了静电放电阶段的电流路径，图2B示出了半导体芯片正常运作时的电流路径。
为了便于说明，图2A中仅示出开关器104、输出垫片106、限流电阻R_CL及静电放电保护单元ESD1及ESD2等组件。开关器104可由一P型金氧半场效应管P-SW及一N型金氧半场效应管N-SW所构成，以传输门的连接方式来实现。一P-N接面(P-N junction)(可视为一二极管)存在于P型金氧半场效应管P-SW靠近输出垫片106的一端(其可以是P型金氧半场效应管P-SW的源极(source)端或漏极(drain)端)以及P型金氧半场效应管P-SW的基极(bulk)端之间，同时，一P-N接面存在于N型金氧半场效应管N-SW的基极端以及N型金氧半场效应管N-SW靠近输出垫片106的一端(其可以是N型金氧半场效应管N-SW的源极端或漏极端)之间。在静电放电阶段中，当具有正极性的静电放电施加于输出垫片106时，输出垫片106上产生一静电放电电流。在设置有限流电阻R_CL的情况下，多数静电放电电流会通过静电放电保护单元ESD1被传导至系统电源供应端VDD，仅有少数静电放电电流通过限流电阻R_CL而流至开关器104，此静电放电电流会通过P型金氧半场效应管P-SW的P-N接面而传导至系统电源供应端VDD。另一方面，当具有负极性的静电放电施加于输出垫片106时，会产生流向输出垫片106的一静电放电电流。在设置有限流电阻R_CL的情况下，多数静电放电电流会从系统接地端VSS通过静电放电保护单元ESD2导入，仅有少数静电放电电流从开关器104通过限流电阻R_CL流入，此静电放电电流会从系统接地端VSS通过N型金氧半场效应管N-SW的P-N接面而导入。在此情况下，限流电阻R_CL可限制通过P-N接面的静电放电电流大小，以避免P-N接面被静电放电电流烧毁或损坏。
为了便于说明，图2B中仅示出开关器104、输出垫片106及限流电阻R_CL。由于输出电路10为正常运作状态以输出数据电压，静电放电保护单元ESD1及ESD2会关闭，因此，静电放电保护单元ESD1及ESD2不影响输出电路10的运作，因而未绘示在图2B中。如上所述，输出信号或数据的驱动电流会通过限流电阻R_CL，使得限流电阻R_CL上损耗的电能造成半导体芯片的工作温度上升。
请参考图3A及3B，图3A及3B为本发明实施例一输出电路30的示意图。输出电路30的结构相似于图2A及2B中输出电路10的结构，故相似组件都以相同符号表示。输出电路30与输出电路10的主要差异在于，输出电路30设置有限流电阻R_CLP及R_CLN，用来取代输出电路10的输出路径上的限流电阻R_CL。
如图3A及3B所示，P型金氧半场效应管P-SW的漏极端(或源极端)直接耦接至输出垫片106而未通过任何电阻，N型金氧半场效应管N-SW的源极端(或漏极端)直接耦接至输出垫片106而未通过任何电阻。限流电阻R_CLP耦接于P型金氧半场效应管P-SW的基极端，更明确来说，耦接于P型金氧半场效应管P-SW的基极端及一电源供应端VD1之间。电源供应端VD1可以是半导体芯片的一系统电源供应端(例如系统电源供应端VDD)或任何电压源，其可提供大于或等于P型金氧半场效应管P-SW的源极电压及漏极电压的一电压电平。限流电阻R_CLN耦接于N型金氧半场效应管N-SW的基极端，更明确来说，耦接于N型金氧半场效应管N-SW的基极端及一电源供应端VS1之间。电源供应端VS1可以是半导体芯片的一系统接地端(例如系统接地端VSS)或任何电压源，其可提供小于或等于N型金氧半场效应管N-SW的源极电压及漏极电压的一电压电平。
图3A示出了静电放电阶段之下的电流路径。在一实施例中，当具有正极性的静电放电施加于输出垫片106时，输出垫片106上会产生一静电放电电流。在设置有限流电阻R_CLP的情况下，多数静电放电电流通过静电放电保护单元ESD1被传导至系统电源供应端VDD，仅有少数静电放电电流通过P型金氧半场效应管P-SW的P-N接面及限流电阻R_CLP，此少数静电放电电流进而被传导至电源供应端VD1。在另一实施例中，当具有负极性的静电放电施加于输出垫片106时，会产生流向输出垫片106的一静电放电电流。在设置有限流电阻R_CLN的情况下，多数静电放电电流从系统接地端VSS通过静电放电保护单元ESD2导入，仅有少数静电放电电流通过N型金氧半场效应管N-SW的P-N接面及限流电阻R_CLN，此少数静电放电电流是从电源供应端VS1导入。
在此情况下，当设置有限流电阻R_CLP时，在施加于输出垫片106的正极性静电放电之下流经P型金氧半场效应管P-SW的漏极端(或源极端)与基极端之间的P-N接面的电流会受到限制；当设置有限流电阻R_CLN时，在施加于输出垫片106的负极性静电放电之下流经N型金氧半场效应管N-SW的源极端(或漏极端)与基极端之间的P-N接面的电流会受到限制。因此，在静电放电阶段中，耦接于基极端的限流电阻R_CLP及R_CLN可降低通过P-N接面的静电放电电流，进而避免静电放电电流造成P-N接面损坏或烧毁。换句话说，限流电阻R_CLP及R_CLN所提供的静电放电保护效率相当于图2A中限流电阻R_CL所提供的静电放电保护效率。
图3B示出了半导体芯片正常运作之下的电流路径，在此例中，驱动电流的输出路径上不存在任何限流电阻，且驱动电流未通过耦接于P型金氧半场效应管P-SW及N型金氧半场效应管N-SW的基极端的限流电阻R_CLP及R_CLN，因此，输出电路30的驱动能力将不受限流电阻R_CLP及R_CLN的影响而下降。除此之外，由于正常运作时限流电阻R_CLP及R_CLN上不存在任何电力损耗，半导体芯片的工作温度也不会上升。
请参考图4，图4为本发明实施例另一输出电路40的示意图。输出电路40的结构相似于图3A及3B中输出电路30的结构，故相似组件都以相同符号表示。输出电路40与输出电路30的主要差异在于，输出电路40额外包含一限流电阻R_CL’，限流电阻R_CL’设置在输出垫片106及开关器104(即传输门)靠近输出垫片106的一端之间的输出路径。开关器104靠近输出垫片106的一端同时耦接至P型金氧半场效应管P-SW的漏极端(或源极端)及N型金氧半场效应管N-SW的源极端(或漏极端)。限流电阻R_CL’的阻值小于图2A及2B中输出电路10的输出路径上的限流电阻R_CL的阻值。额外设置限流电阻R_CL’可提供更高的静电放电保护能力，以进一步降低流入P型金氧半场效应管P-SW及N型金氧半场效应管N-SW的P-N接面的静电放电电流。由于限流电阻R_CL’的阻值小于现有技术中限流电阻R_CL的阻值，限流电阻R_CL’可造成较低的电力损耗，也可达到降温以及提高驱动能力的功效。
请参考图5，图5为本发明实施例又一输出电路50的示意图。输出电路50的结构相似于图3A及3B中输出电路30的结构，故相似组件都以相同符号表示。输出电路50与输出电路30的主要差异在于，在输出电路50中，限流电阻R_CLN耦接于输出垫片106及N型金氧半场效应管N-SW的源极端(或漏极端)之间，而非耦接于N型金氧半场效应管N-SW的基极端。同样地，耦接于输出垫片106的限流电阻R_CLN也可在施加于输出垫片106的负极性静电放电之下，用来限制流经N型金氧半场效应管N-SW的源极端(或漏极端)及基极端之间的P-N接面的电流。由于限流电阻R_CLP仍耦接于P型金氧半场效应管P-SW的基极端，输出电路50的输出路径上的电阻值小于现有技术中限流电阻R_CL的阻值，在此情形下，限流电阻R_CLN在输出电路50的输出路径上造成的电力损耗较低，也可达到降温以及提高驱动能力的功效。在另一实施例中，也可设置限流电阻R_CLP耦接于P型金氧半场效应管P-SW的漏极端(或源极端)，并设置限流电阻R_CLN耦接于N型金氧半场效应管N-SW的基极端。
值得注意的是，本发明的输出电路提供了一种可实现降温及提高驱动能力的静电放电保护机制，其中，限流电阻耦接于输出电路中的晶体管的基极端。本领域的技术人员当可据此进行修饰或变化，而不限于此。举例来说，根据图3A、3B、4及5的内容及相关说明，限流电阻的数量及设置方式可根据系统需求而修改，只要存在至少一限流电阻耦接于与输出垫片相连的晶体管的基极端即可。
在另一实施例中，本发明的静电放电保护机制可用于另一种未包含传输门或开关器的输出电路结构。请参考图6A及6B，图6A及6B为未包含开关器的一输出电路60的一般电路结构的示意图。输出电路60的结构相似于图1A及1B中输出电路10的结构，故相似组件都以相同符号表示。输出电路60与输出电路10的主要差异在于，输出电路60的输出路径上不存在任何开关器(即传输门)。在此情况下，输出缓冲器102直接连接至限流电阻R_CL。
图6A及6B所绘示的运作方式与图1A及1B的范例相似。如图6A所示，在静电放电阶段之下，当静电放电能量施加于输出垫片106时，多数静电放电电流通过静电放电保护单元ESD1被传导至系统电源供应端VDD，或从系统接地端VSS通过静电放电保护单元ESD2导入。如图6B所示，在半导体芯片正常运作之下，充电及放电电流通过限流电阻R_CL并产生电力损耗，在此情况下，输出电路60的驱动能力会受到限流电阻R_CL上电力损耗的影响而下降，损耗的电力则转换为热能，造成半导体芯片工作温度上升。
请参考图7A及7B，图7A及7B为本发明实施例一输出电路70的示意图。输出电路70的结构相似于图6A及6B中输出电路60的结构，故相似组件都以相同符号表示。输出电路70与输出电路60的主要差异在于，输出电路70设置有限流电阻R_CLP及R_CLN，用以取代输出电路60的输出路径上的限流电阻R_CL。
如图7A及7B所示，输出缓冲器102的输出级电路包含一P型金氧半场效应管P1及一N型金氧半场效应管N1。P型金氧半场效应管P1的漏极端及N型金氧半场效应管N1的漏极端直接耦接至输出垫片106而未通过任何电阻。限流电阻R_CLP耦接于P型金氧半场效应管P1的基极端及一电源供应端VD1之间。电源供应端VD1可以是半导体芯片的一系统电源供应端(例如系统电源供应端VDD)或任何电压源，其可提供大于或等于P型金氧半场效应管P1的源极电压及漏极电压的一电压电平。限流电阻R_CLN耦接于N型金氧半场效应管N1的基极端及一电源供应端VS1之间。电源供应端VS1可以是半导体芯片的一系统接地端(例如系统接地端VSS)或任何电压源，其可提供小于或等于N型金氧半场效应管N1的源极电压及漏极电压的一电压电平。
图7A示出了静电放电阶段之下的电流路径。在施加于输出垫片106的正极性静电放电之下，多数静电放电电流通过静电放电保护单元ESD1被传导至系统电源供应端VDD，仅有少数静电放电电流通过P型金氧半场效应管P1的P-N接面及限流电阻R_CLP而流至电源供应端VD1。在施加于输出垫片106的负极性静电放电之下，多数静电放电电流从系统接地端VSS通过静电放电保护单元ESD2导入，仅有少数静电放电电流从电源供应端VS1通过N型金氧半场效应管N1的P-N接面及限流电阻R_CLN而导入。在此情况下，在静电放电能量之下，流经P型金氧半场效应管P1以及N型金氧半场效应管N1的P-N接面的静电放电电流会受到限制，进而避免静电放电电流造成P-N接面损坏或烧毁。图7B示出了半导体芯片正常运作之下的电流路径，其驱动电流(即充电电流与放电电流)未通过耦接于P型金氧半场效应管P1及N型金氧半场效应管N1的基极端的限流电阻R_CLP及R_CLN，因此，输出电路70的驱动能力将不受限流电阻R_CLP及R_CLN的影响而下降。除此之外，由于正常运作时限流电阻R_CLP及R_CLN上不存在任何电力损耗，半导体芯片的工作温度也不会上升。
值得注意的是，根据上述关于图4及图5的说明，本领域的技术人员应当理解，输出电路70中限流电阻的数量及其设置方式可任意修改，以符合半导体芯片的驱动能力和静电放电保护需求。举例来说，在输出电路70中，输出垫片106及输出缓冲器102之间可额外设置具有较小阻值的一限流电阻，用来提供更高的静电放电保护能力。在另一实施例中，输出电路70中的限流电阻R_CLN可由耦接于N型金氧半场效应管N1的漏极端及输出垫片106之间的限流电阻所取代；或者，输出电路70中的限流电阻R_CLP可由耦接于P型金氧半场效应管P1的漏极端及输出垫片106之间的限流电阻所取代。本领域的技术人员应可根据上述段落的说明，推论出各种不同的电阻设置方式及其运作方式，在此不赘述。
请参考图8，图8为本发明实施例一输出电路80的示意图。输出电路80的结构相似于图3A及3B中输出电路30的结构，故相似组件都以相同符号表示。输出电路80与输出电路30的主要差异在于，输出电路80额外包含一上拉电路802及一下拉电路804。为了便于说明，静电放电保护单元未绘示在图8中，信号SA、SB及SC来自于一输出缓冲器，输出缓冲器也未绘示在图8中。
详细来说，上拉电路802耦接于P型金氧半场效应管P-SW的栅极端，上拉电路802可由一P型金氧半场效应管P2来实现，此P型金氧半场效应管P2耦接于P型金氧半场效应管P-SW的栅极端及系统电源供应端VDD之间，P型金氧半场效应管P2的栅极端并连接于P型金氧半场效应管P2的源极端。上拉电路802可用来控制P型金氧半场效应管P-SW的栅极端的电压电平，以在包含输出电路80的半导体芯片处于电源关闭的状态下，避免P型金氧半场效应管P-SW因施加于输出垫片106的正极性静电放电而开启。下拉电路804耦接于N型金氧半场效应管N-SW的栅极端，下拉电路804可由一N型金氧半场效应管N2来实现，此N型金氧半场效应管N2耦接于N型金氧半场效应管N-SW的栅极端及系统接地端VSS之间，N型金氧半场效应管N2的栅极端并连接于N型金氧半场效应管N2的源极端。下拉电路804可用来控制N型金氧半场效应管N-SW的栅极端的电压电平，以在半导体芯片处于电源关闭的状态下，避免N型金氧半场效应管N-SW因施加于输出垫片106的负极性静电放电而开启。
在半导体芯片正常运作之下，信号SA及SB分别开启传输门的晶体管P-SW及N-SW，使驱动电流通过传输门。在组件级(component-level)静电放电测试之下，半导体芯片处于电源关闭的状态，因此信号SA及SB为浮动状态，造成传输门的晶体管P-SW及N-SW可能开启或关闭。由于输出路径上不存在任何限流电阻，若晶体管P-SW及N-SW中任一晶体管在静电放电测试过程中开启时，静电放电电流容易通过传输门而进入输出缓冲器的内部电路，造成输出缓冲器中的电路组件或半导体芯片的其它内部电路组件损坏，进而使半导体芯片无法通过静电放电测试。为避免此问题，可在输出电路80中设置上拉电路802及下拉电路804，分别耦接于P型金氧半场效应管P-SW及N型金氧半场效应管N-SW的栅极端。当半导体芯片处于电源关闭的状态时，上拉电路802及下拉电路804可确保晶体管P-SW及N-SW关闭。如此一来，当输出电路进行组件级静电放电测试时，静电放电电流将不会通过传输门的通道，而多数静电放电电流将被传导至静电放电保护单元(未绘示在图8)，仅有少数电流被传导至晶体管P-SW及N-SW的P-N接面，其中，限流电阻R_CLP及R_CLN可保护P-N接面，以避免P-N接面接收大量静电放电电流而烧毁或损坏。
请参考图9，图9为本发明实施例一输出电路90的示意图。与图8相似，图9示出了用于输出电路结构的上拉及下拉机制，其中，输出缓冲器102直接连接至输出垫片106而未通过开关器(即传输门)，如图7A及7B中输出电路70的结构。在图9中，电路组件都相似于输出电路70，因此以相同符号表示。一上拉电路902耦接于P型金氧半场效应管P1的栅极端，可用来控制P型金氧半场效应管P1的栅极端的电压电平，以在包含输出电路90的半导体芯片处于电源关闭的状态下，避免P型金氧半场效应管P1因施加于输出垫片106的正极性静电放电而开启。一下拉电路904耦接于N型金氧半场效应管N1的栅极端，可用来控制N型金氧半场效应管N1的栅极端的电压电平，以在半导体芯片处于电源关闭的状态下，避免N型金氧半场效应管N1因施加于输出垫片106的负极性静电放电而开启。在输出电路90进行组件级静电放电测试时，半导体芯片处于电源关闭的状态，此时上拉电路902及下拉电路904可分别关闭晶体管P1及N1，以避免静电放电电流进入输出缓冲器102的内部电路，造成输出缓冲器102中的电路组件或半导体芯片的其它内部电路组件损坏。输出电路90中的上拉电路902及下拉电路904的详细运作方式与输出电路80中的上拉电路802及下拉电路804相似，在此不赘述。
综上所述，本发明提供了一种半导体芯片的输出电路。输出电路具备静电放电保护功能，同时可避免半导体芯片在正常运作之下，限流电阻上的损耗产生的热能造成工作温度提升。在本发明的输出电路中，一晶体管耦接于输出电路的输出垫片，限流电阻则耦接于此晶体管的基极端，此晶体管可包含在一输出开关(例如一传输门)或一输出缓冲器内。耦接于基极端的限流电阻可达到相似于传统电路结构中设置在输出路径上的限流电阻的静电放电保护能力。由于本发明的限流电阻耦接于基极端而不位于输出路径上，传送数据电压的驱动电流不会通过限流电阻，因此，输出电路的驱动能力将不受限流电阻的影响而下降，且半导体芯片在正常运作时限流电阻上不存在任何电力损耗，可降低半导体芯片的热能及工作温度。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (34)
1.一种半导体芯片的输出电路，用来进行静电放电保护，该输出电路包含：
一第一金氧半场效应管，包含一第一端、一基极端及一栅极端，该第一端耦接于该半导体芯片的一输出垫片；以及
一第一电阻，耦接于该第一金氧半场效应管的该基极端及一第一电源供应端之间。
2.如权利要求1所述的输出电路，其特征在于，该第一金氧半场效应管是该输出电路中的一传输门的一P型金氧半场效应管或一N型金氧半场效应管。
3.如权利要求1所述的输出电路，其特征在于，该第一金氧半场效应管是该输出电路中的一输出缓冲器的一输出级电路所包含的一P型金氧半场效应管或一N型金氧半场效应管。
4.如权利要求1所述的输出电路，其特征在于，还包含：
一第一提拉电路，耦接于该第一金氧半场效应管的该栅极端及一第一系统电源供应端，用来控制该第一金氧半场效应管的该栅极端的一电压电平。
5.如权利要求1所述的输出电路，其特征在于，还包含一第二电阻，耦接于该输出垫片及该第一金氧半场效应管的该第一端之间。
6.如权利要求1所述的输出电路，其特征在于，还包含：
一第二金氧半场效应管，包含一第一端、一基极端及一栅极端，该第二金氧半场效应管的该第一端耦接于该输出垫片；以及
一第二电阻，耦接于该第二金氧半场效应管的该基极端及一第二电源供应端之间。
7.如权利要求6所述的输出电路，其特征在于，该第一金氧半场效应管及该第二金氧半场效应管是该输出电路中的一传输门的一P型金氧半场效应管及一N型金氧半场效应管。
8.如权利要求6所述的输出电路，其特征在于，该第一金氧半场效应管及该第二金氧半场效应管是该输出电路中的一输出缓冲器的一输出级电路所包含的一P型金氧半场效应管及一N型金氧半场效应管。
9.如权利要求6所述的输出电路，其特征在于，还包含：
一第一提拉电路，耦接于该第一金氧半场效应管的该栅极端及一第一系统电源供应端，用来控制该第一金氧半场效应管的该栅极端的一电压电平；以及
一第二提拉电路，耦接于该第二金氧半场效应管的该栅极端及一第二系统电源供应端，用来控制该第二金氧半场效应管的该栅极端的一电压电平。
10.如权利要求6所述的输出电路，其特征在于，在施加于该输出垫片的一第一极性的静电放电之下，该第一电阻用来限制流经该第一金氧半场效应管的该第一端及该第一金氧半场效应管的该基极端之间的一P-N接面的一电流，而在施加于该输出垫片的一第二极性的静电放电之下，该第二电阻用来限制流经该第二金氧半场效应管的该第一端及该第二金氧半场效应管的该基极端之间的一P-N接面的一电流。
11.如权利要求7所述的输出电路，其特征在于，还包含一第三电阻，耦接于该输出垫片及该传输门的一端之间，该传输门的该端耦接至该第一金氧半场效应管的该第一端及该第二金氧半场效应管的该第一端。
12.如权利要求1所述的输出电路，其特征在于，还包含：
一第二金氧半场效应管，包含一第一端及一基极端；以及
一第二电阻，耦接于该第二金氧半场效应管的该第一端及该输出垫片之间。
13.如权利要求12所述的输出电路，其特征在于，该第一金氧半场效应管及该第二金氧半场效应管是该输出电路中的一传输门的一P型金氧半场效应管及一N型金氧半场效应管。
14.如权利要求12所述的输出电路，其特征在于，还包含：
一第一提拉电路，耦接于该第一金氧半场效应管的该栅极端及一第一系统电源供应端，用来控制该第一金氧半场效应管的该栅极端的一电压电平；以及
一第二提拉电路，耦接于该第二金氧半场效应管的该栅极端及一第二系统电源供应端，用来控制该第二金氧半场效应管的该栅极端的一电压电平。
15.如权利要求12所述的输出电路，其特征在于，在施加于该输出垫片的一第一极性的静电放电之下，该第一电阻用来限制流经该第一金氧半场效应管的该第一端及该第一金氧半场效应管的该基极端之间的一P-N接面的一电流，而在施加于该输出垫片的一第二极性的静电放电之下，该第二电阻用来限制流经该第二金氧半场效应管的该第一端及该第二金氧半场效应管的该基极端之间的一P-N接面的一电流。
16.如权利要求1所述的输出电路，其特征在于，该输出垫片耦接于一静电放电保护单元。
17.一种半导体芯片的输出电路，用来进行静电放电保护，该输出电路包含：
一传输门，耦接于该半导体芯片的一输出垫片，该传输门包含：
一第一金氧半场效应管，包含一第一端、一基极端及一栅极端，该第一端耦接于该输出垫片；以及
一第二金氧半场效应管，包含一第一端、一基极端及一栅极端，该第一端耦接于该输出垫片；以及
一第一电阻，耦接于该第一金氧半场效应管的该基极端及一第一电源供应端之间。
18.如权利要求17所述的输出电路，其特征在于，还包含：
一第二电阻，耦接于该第二金氧半场效应管的该基极端及一第二电源供应端之间。
19.如权利要求18所述的输出电路，其特征在于，在施加于该输出垫片的一第一极性的静电放电之下，该第一电阻用来限制流经该第一金氧半场效应管的该第一端及该第一金氧半场效应管的该基极端之间的一P-N接面的一电流，而在施加于该输出垫片的一第二极性的静电放电之下，该第二电阻用来限制流经该第二金氧半场效应管的该第一端及该第二金氧半场效应管的该基极端之间的一P-N接面的一电流。
20.如权利要求18所述的输出电路，其特征在于，还包含一第三电阻，耦接于该输出垫片及该传输门的一端之间，该传输门的该端耦接至该第一金氧半场效应管的该第一端及该第二金氧半场效应管的该第一端。
21.如权利要求17所述的输出电路，其特征在于，该第一金氧半场效应管及该第二金氧半场效应管是该传输门的一P型金氧半场效应管及一N型金氧半场效应管。
22.如权利要求17所述的输出电路，其特征在于，还包含：
一第一提拉电路，耦接于该第一金氧半场效应管的该栅极端及一第一系统电源供应端，用来控制该第一金氧半场效应管的该栅极端的一电压电平；以及
一第二提拉电路，耦接于该第二金氧半场效应管的该栅极端及一第二系统电源供应端，用来控制该第二金氧半场效应管的该栅极端的一电压电平。
23.如权利要求17所述的输出电路，其特征在于，还包含：
一第二电阻，耦接于该第二金氧半场效应管的该第一端及该输出垫片之间。
24.如权利要求23所述的输出电路，其特征在于，在施加于该输出垫片的一第一极性的静电放电之下，该第一电阻用来限制流经该第一金氧半场效应管的该第一端及该第一金氧半场效应管的该基极端之间的一P-N接面的一电流，而在施加于该输出垫片的一第二极性的静电放电之下，该第二电阻用来限制流经该第二金氧半场效应管的该第一端及该第二金氧半场效应管的该基极端之间的一P-N接面的一电流。
25.如权利要求17所述的输出电路，其特征在于，该输出垫片耦接于一静电放电保护单元。
26.一种半导体芯片的输出电路，用来进行静电放电保护，该输出电路包含：
一输出缓冲器，耦接于该半导体芯片的一输出垫片，该输出缓冲器包含：
一第一金氧半场效应管，包含一第一端、一基极端及一栅极端，该第一端耦接于该输出垫片；以及
一第二金氧半场效应管，包含一第一端、一基极端及一栅极端，该第一端耦接于该输出垫片；以及
一第一电阻，耦接于该第一金氧半场效应管的该基极端及一第一电源供应端之间。
27.如权利要求26所述的输出电路，其特征在于，还包含：
一第二电阻，耦接于该第二金氧半场效应管的该基极端及一第二电源供应端之间。
28.如权利要求27所述的输出电路，其特征在于，在施加于该输出垫片的一第一极性的静电放电之下，该第一电阻用来限制流经该第一金氧半场效应管的该第一端及该第一金氧半场效应管的该基极端之间的一P-N接面的一电流，而在施加于该输出垫片的一第二极性的静电放电之下，该第二电阻用来限制流经该第二金氧半场效应管的该第一端及该第二金氧半场效应管的该基极端之间的一P-N接面的一电流。
29.如权利要求26所述的输出电路，其特征在于，还包含一第三电阻，耦接于该输出垫片及该输出缓冲器的一端之间，该输出缓冲器的该端耦接至该第一金氧半场效应管的该第一端及该第二金氧半场效应管的该第一端。
30.如权利要求26所述的输出电路，其特征在于，该第一金氧半场效应管及该第二金氧半场效应管是该输出缓冲器的一输出级电路所包含的一P型金氧半场效应管及一N型金氧半场效应管。
31.如权利要求26所述的输出电路，其特征在于，还包含：
一第一提拉电路，耦接于该第一金氧半场效应管的该栅极端及一第一系统电源供应端，用来控制该第一金氧半场效应管的该栅极端的一电压电平；以及
一第二提拉电路，耦接于该第二金氧半场效应管的该栅极端及一第二系统电源供应端，用来控制该第二金氧半场效应管的该栅极端的一电压电平。
32.如权利要求26所述的输出电路，其特征在于，还包含：
一第二电阻，耦接于该第二金氧半场效应管的该第一端及该输出垫片之间。
33.如权利要求32所述的输出电路，其特征在于，在施加于该输出垫片的一第一极性的静电放电之下，该第一电阻用来限制流经该第一金氧半场效应管的该第一端及该第一金氧半场效应管的该基极端之间的一P-N接面的一电流，而在施加于该输出垫片的一第二极性的静电放电之下，该第二电阻用来限制流经该第二金氧半场效应管的该第一端及该第二金氧半场效应管的该基极端之间的一P-N接面的一电流。
34.如权利要求26所述的输出电路，其特征在于，该输出垫片耦接于一静电放电保护单元。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110989752A (zh) * | 2019-11-21 | 2020-04-10 | 思瑞浦微电子科技（苏州）股份有限公司 | 应用于浮动高压的电阻绝对值校准电路 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW441073B (en) * | 2000-03-17 | 2001-06-16 | United Microelectronics Corp | Electrostatic discharge protection circuit for integrated circuit |
| US6437407B1 (en) * | 2000-11-07 | 2002-08-20 | Industrial Technology Research Institute | Charged device model electrostatic discharge protection for integrated circuits |
| US20050152082A1 (en) * | 2003-12-29 | 2005-07-14 | Lee Hyun-Woo | Electrostatic discharge protection circuit |
| US7208993B2 (en) * | 2003-03-11 | 2007-04-24 | Texas Instruments Incorporated | Input current leakage correction for multi-channel LVDS front multiplexed repeaters |
| US20080073721A1 (en) * | 2006-09-21 | 2008-03-27 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit device |
| TW201025549A (en) * | 2008-12-24 | 2010-07-01 | Magnachip Semiconductor Ltd | Electrostatic discharge protection circuit |
| US20130027824A1 (en) * | 2011-07-28 | 2013-01-31 | Elpida Memory, Inc. | Semiconductor device |
| US20140362482A1 (en) * | 2013-06-06 | 2014-12-11 | Media Tek Inc. | Electrostatic discharge structure for enhancing robustness of charge device model and chip with the same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100378193B1 (ko) * | 2001-02-14 | 2003-03-29 | 삼성전자주식회사 | 반도체 메모리장치의 입출력 회로 및 전류제어 회로 |
| US6465768B1 (en) * | 2001-08-22 | 2002-10-15 | United Microelectronics Corp. | MOS structure with improved substrate-triggered effect for on-chip ESD protection |
| US7450357B2 (en) * | 2005-06-03 | 2008-11-11 | United Microelectronics Corp. | Electrostatic discharge protection circuit and semiconductor structure for electrostatic discharge |
| US20100067155A1 (en) * | 2008-09-15 | 2010-03-18 | Altera Corporation | Method and apparatus for enhancing the triggering of an electrostatic discharge protection device |
| US8723257B2 (en) * | 2008-12-15 | 2014-05-13 | United Microelectronics Corp. | ESD protection device having reduced equivalent capacitance |
| KR101579839B1 (ko) * | 2009-12-23 | 2015-12-23 | 삼성전자주식회사 | 높은 슬루 레이트를 가지는 출력버퍼, 출력버퍼 제어방법 및 이를 구비하는 디스플레이 구동장치 |
| JP5746494B2 (ja) * | 2010-11-24 | 2015-07-08 | ルネサスエレクトロニクス株式会社 | 半導体装置、液晶ディスプレイパネル及び携帯情報端末 |
| US8913357B2 (en) * | 2012-06-01 | 2014-12-16 | Globalfoundries Singapore Pte. Ltd. | ESD protection circuit |
| US20140078626A1 (en) * | 2012-09-14 | 2014-03-20 | Nxp B.V. | Protection circuit |
| US9240400B2 (en) * | 2013-10-01 | 2016-01-19 | Texas Instruments Incorporated | Scheme to reduce stress of input/ output (IO) driver |
-
2017
- 2017-02-24 CN CN202010116151.9A patent/CN111313393B/zh active Active
- 2017-02-24 CN CN201710104268.3A patent/CN107342280B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW441073B (en) * | 2000-03-17 | 2001-06-16 | United Microelectronics Corp | Electrostatic discharge protection circuit for integrated circuit |
| US6437407B1 (en) * | 2000-11-07 | 2002-08-20 | Industrial Technology Research Institute | Charged device model electrostatic discharge protection for integrated circuits |
| US7208993B2 (en) * | 2003-03-11 | 2007-04-24 | Texas Instruments Incorporated | Input current leakage correction for multi-channel LVDS front multiplexed repeaters |
| US20050152082A1 (en) * | 2003-12-29 | 2005-07-14 | Lee Hyun-Woo | Electrostatic discharge protection circuit |
| US20080073721A1 (en) * | 2006-09-21 | 2008-03-27 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit device |
| TW201025549A (en) * | 2008-12-24 | 2010-07-01 | Magnachip Semiconductor Ltd | Electrostatic discharge protection circuit |
| US20130027824A1 (en) * | 2011-07-28 | 2013-01-31 | Elpida Memory, Inc. | Semiconductor device |
| US20140362482A1 (en) * | 2013-06-06 | 2014-12-11 | Media Tek Inc. | Electrostatic discharge structure for enhancing robustness of charge device model and chip with the same |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110989752A (zh) * | 2019-11-21 | 2020-04-10 | 思瑞浦微电子科技（苏州）股份有限公司 | 应用于浮动高压的电阻绝对值校准电路 |
| CN110989752B (zh) * | 2019-11-21 | 2022-05-13 | 思瑞浦微电子科技（苏州）股份有限公司 | 应用于浮动高压的电阻绝对值校准电路 |
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