CN107342267A - 封装结构 - Google Patents

封装结构 Download PDF

Info

Publication number
CN107342267A
CN107342267A CN201710138495.8A CN201710138495A CN107342267A CN 107342267 A CN107342267 A CN 107342267A CN 201710138495 A CN201710138495 A CN 201710138495A CN 107342267 A CN107342267 A CN 107342267A
Authority
CN
China
Prior art keywords
curtain
shaped cover
cover member
layer
certain embodiments
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710138495.8A
Other languages
English (en)
Inventor
蔡钰芃
翁圣丰
邱圣翔
林志伟
林威宏
郑明达
谢静华
刘重希
陈孟泽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107342267A publication Critical patent/CN107342267A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H05K9/0073—Shielding materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

提供封装结构及其形成方法。封装结构包含位于基底层上的集成电路管芯及第一遮蔽部件。封装结构还包含封装层，封住集成电路管芯及第一遮蔽部件。封装结构还包括第二遮蔽部件，从基底层的侧表面朝向第一遮蔽部件延伸，以与第一遮蔽部件电性连接。第二遮蔽部件的侧表面背向基底层的侧表面，且大致上与封装层的侧表面共平面。

Description

封装结构
技术领域
本公开实施例涉及一种半导体技术，特别涉及具有遮蔽部件的封装结构及其形成方法。
背景技术
半导体装置已运用在各种电子应用上，例如个人电脑、手机、数位相机以及其他的电子设备。半导体装置的制造涉及在半导体基板上依序沉积绝缘层或介电层、导电层、及半导体层，并且利用光刻工艺及蚀刻工艺将各材料层图案化，以在半导体基板上形成电路元件及构件。通常在单一半导体晶片上制造许多集成电路，且通过沿着切割道在集成电路之间进行切割，以从晶片切割出独立的管芯。个别的管芯通常分开地封装，例如封装在多芯片模块(multi-chip module)中或其他类型的封装结构中。
半导体产业通过持续地缩小最小部件尺寸，不断增加各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，使得更多的元件可整合至既定的面积内。在一些应用中，这些较小型的电子元件亦使用采用较小面积或较低高度的较小封装结构。
新的封装技术已开始发展，例如堆叠式封装(package on package，PoP)，此新的封装技术将具有一装置管芯的一顶封装体接合至具有另一装置管芯的一底封装体。通过采用新的封装技术，将各种具有不同或相似功能的封装体整合在一起。这些相对新型的半导体装置的封装技术面临工艺上的挑战，且这些技术并非全方面令人满意。
发明内容
本公开的一些实施例提供封装结构。封装结构包含位于基底层上的集成电路管芯及第一遮蔽部件。封装结构还包含封装层，封住集成电路管芯及第一遮蔽部件。封装结构还包括第二遮蔽部件，从基底层的侧表面朝向第一遮蔽部件延伸，以与第一遮蔽部件电性连接。第二遮蔽部件的侧表面背向基底层的侧表面，且大致上与封装层的侧表面共平面。
本公开的一些实施例提供封装结构。封装结构包含由封装层封住的集成电路管芯。封装结构还包含第一遮蔽部件，穿透封装层。封装结构还包括第二遮蔽部件，覆盖集成电路管芯及封装层。第二遮蔽部件朝向第一遮蔽部件延伸，以与第一遮蔽部件电性连接。再者，封装结构包含与第一遮蔽部件电性连接的重分布结构。第二遮蔽部件通过第一遮蔽部件与重分布结构分隔。
本公开的一些实施例提供封装结构的形成方法。封装结构的形成方法包含在基底层上形成第一遮蔽部件。封装结构的形成方法还包含在基底层上设置集成电路管芯。封装结构的形成方法还包括在基底层上形成封装层，以封住第一遮蔽部件及集成电路管芯。再者，封装结构的形成方法包含形成穿透基底层的开口。封装结构的形成方法还包含形成覆盖集成电路管芯及封装层的第二遮蔽部件。第二遮蔽部件延伸到开口中，以电性连接封装层内的第一遮蔽部件。
附图说明
图1绘示出根据一些实施例的封装结构的制造过程的其中一个阶段的上视图。
图2A至图2K绘示出根据一些实施例的封装结构的制造过程的各个阶段的剖面示意图。
图3绘示出根据一些实施例的封装结构的制造过程的其中一个阶段的上视图。
图4绘示出根据一些实施例的封装结构的制造过程的其中一个阶段的上视图。
图5绘示出根据一些实施例的封装结构的剖面示意图。
其中，附图标记说明如下：
100 承载基板
100A、100B 区域
110 粘着层
120 基底层
120S、130S、270S、280S、290S、380S 侧表面
130 重分布结构
140、160、280 导电层
150、170、220、290 钝化层
180 导电部件
190、380 遮蔽部件
195 连接部件
200 集成电路管芯
210 半导体基底
230 导电垫
240、250、310、350 连接器
260 保护层
270 封装层
300 凸块下金属结构
320 载板
330、370 开口
340 元件
360 底胶层
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本公开的不同部件。而本说明书以下的公开内容是叙述各个部件及其排列方式的特定范例，以求简化发明的说明。当然，这些特定的范例并非用以限定本公开。例如，若是本说明书以下的公开内容叙述了将一第一部件形成于一第二部件之上或上方，即表示其包含了所形成的上述第一部件与上述第二部件是直接接触的实施例，亦包含了尚可将附加的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与上述第二部件可能未直接接触的实施例。另外，本公开的说明中不同范例可能使用重复的参照符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述图式中一元件或部件与另一(复数)元件或(复数)部件的关系，可使用空间相关用语，例如「在...之下」、「下方」、「下部」、「上方」、「上部」及类似的用语等。除了图式所绘示的方位之外，空间相关用语涵盖使用或操作中的装置的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，因此方向性用语仅用以说明图示中的方向。
以下描述了封装结构及其形成方法的一些实施例。封装结构可应用于晶片级封装(wafer level package，WLP)。
图1绘示出根据一些实施例的封装结构的制造过程的其中一个阶段的上视图。图2A至图2K绘示出根据一些实施例的封装结构的制造过程的各个阶段的剖面示意图。在一些实施例中，图2A至图2K沿着图1所示的剖线I-I’的剖面示意图。
虽然以下讨论的一些实施例的步骤以特定顺序进行，然而这些步骤也可以以其他合乎逻辑的顺序来进行。可以在图1及图2A至图2K所述的阶段之前、期间及/或之后提供额外的步骤。以下描述的某些阶段在不同实施例中可替换或省略。可以在封装结构内加入额外的部件。以下描述的某些部件在不同实施例中可替换或省略。
如图1所示，根据一些实施例，提供承载基板100。在一些实施例中，承载基板100作为暂时性基板。暂时性基板在后续的工艺步骤(例如，后续更详细描述的那些工艺步骤)期间提供机械性及结构支撑。承载基板100由半导体材料、陶瓷材料、高分子材料、金属材料、其他适合的材料或上述的组合所构成。在一些实施例中，承载基板100为玻璃基底。在一些其他实施例中，承载基板100为半导体基底，例如硅晶片。
如图1所示，根据一些实施例，在承载基板100上定义出多个区域100A及一个区域100B。区域100B将多个区域100A彼此分隔。封装结构(后续将会更详细描述)将形成于每一区域100A内。区域100B包含切割道，其将后续形成于区域100A内的多个封装结构彼此隔离。
如图2A所示，根据一些实施例，在多个区域100A及区域100B内的承载基板100上方沉积粘着层110。粘着层110可以由胶材(glue)所构成，或者可以是层压材料(例如，箔片(foil))。在一些实施例中，粘着层110具有感光性，且可通过光照射而从承载基板100轻易地分离。举例来说，可在承载基板100上照射紫外线(UV光)或激光光线来剥离粘着层110。在一些实施例中，粘着层110为光热转换(light-to-heat-conversion，LTHC)涂层。在一些其他实施例中，粘着层110具有感热性，且当粘着层110暴露于热时可从承载基板100轻易地分离。
之后，根据一些实施例，在区域100A及区域100B内的粘着层110上方沉积或层迭基底层120。基底层120可为集成电路管芯的接合(后续将会更详细描述)提供结构支撑，且有助于减少管芯移位的问题。在一些实施例中，基底层120为高分子层或含高分子层。基底层120可为聚-对-伸苯基苯并双唑(poly-p-phenylenebenzobisthiazole)层、聚酰亚胺(polyimide，PI)层、阻焊(solder resist，SR)层、ABF膜(Ajinomoto buildup film)、管芯粘着层(die attach film，DAF)或上述的组合。
之后，根据一些实施例，在基底层120上方形成重分布(redistribution)结构130。重分布结构130包含一层或多层导电层以及一层或多层钝化(passivation)层。举例来说，重分布结构130包含导电层140、钝化层150、导电层160及钝化层170。
在一些实施例中，导电层140形成于区域100A内的基底层120上方。在一些其他实施例中，导电层140形成于区域100A及区域100B内的基底层120上方。钝化层150沉积于区域100A及区域100B内的基底层120上方，且局部地覆盖导电层140。导电层140的多个部分从钝化层150内的多个开口暴露出来。
导电层160形成于区域100A及区域100B内的钝化层150上方。导电层160通过钝化层150内的多个开口电性连接至导电层140。钝化层170沉积于区域100A及区域100B内的钝化层150上方，且覆盖导电层160。
在一些实施例中，重分布结构130中的导电层(例如，导电层140及导电层160)由金属材料所构成。金属材料包含铜(Cu)、铜合金、铝(Al)、铝合金、钨(W)、钨合金、钛(Ti)、钛合金、钽(Ta)、钽合金、其他适合的材料或上述的组合。在一些实施例中，通过电镀(electroplating)工艺、无电镀(electroless plating)工艺、溅镀(sputtering)工艺、化学气相沉积(chemical vapor deposition，CVD)工艺或其他适用的工艺形成重分布结构130中的导电层。
在一些实施例中，重分布结构130中的钝化层(例如，钝化层150及钝化层170)由聚苯并恶唑(polybenzoxazole，PBO)、苯并环丁烯(benzocyclobutene，BCB)、硅氧树脂(silicone)、丙烯酸酯(acrylates)、硅氧烷(siloxane)、其他适合的材料或上述的组合所构成。在一些其他实施例中，重分布结构130中的钝化层由非有机材料所构成。非有机材料包含氧化硅、未掺杂的硅酸盐玻璃、氮氧化硅、阻焊层、氮化硅、碳化硅、六甲基二硅氮烷(hexamethyldisilazane，HMDS)、其他适合的材料或上述的组合。可以使用沉积工艺、涂布工艺及/或蚀刻工艺来形成重分布结构130。
如图2B所示，根据一些实施例，在区域100A内的重分布结构130上方形成多个导电部件(feature)180。在一些实施例中，导电部件180为导电柱或其他适合的结构。导电部件180亦可称为中介层贯通孔(through interposer via，TIV)。导电部件180物理性及电性连接至重分布结构130中的其中一层导电层。举例来说，钝化层170具有局部地暴露导电层160的多个开口，导电部件180填充钝化层170内的一些开口，且电性连接至导电层160。
在一些实施例中，导电部件180包含铜、铝、镍(Ni)、铂(Pt)、无铅焊料(例如，SnAg、SnCu、SnAgCu)、其他适合的导电材料或上述的组合。在一些实施例中，使用电镀工艺、物理气相沉积(physical vapor deposition，PVD)工艺、化学气相沉积工艺、电化学沉积(electrochemical deposition，ECD)工艺、分子束外延(molecular beam epitaxy，MBE)工艺、原子层沉积(atomic layer deposition，ALD)工艺、或其他适用的工艺来形成导电部件180。
如图2B所示，根据一些实施例，在区域100B内的重分布结构130上方形成多个遮蔽(shielding)部件190。在一些实施例中，遮蔽部件190亦可称为中介层贯通孔(TIV)。在一些实施例中，遮蔽部件190具有柱状结构、壁状结构或其他适合的结构。
区域100B内的遮蔽部件190通过重分布结构130电性连接至区域100A内的导电部件180。遮蔽部件190物理性及电性地连接至重分布结构130中的其中一层导电层。举例来说，遮蔽部件190填充钝化层170内的一些开口，且电性连接至导电层160。在一些实施例中，遮蔽部件190的厚度(或高度)大致上相同于导电部件180的厚度(或高度)。
在一些实施例中，遮蔽部件190包含铜、铝、镍、铂、无铅焊料、其他适合的导电材料或上述的组合。在一些实施例中，导电部件180及遮蔽部件190由相同的材料所构成。然而，本公开的实施例并不受限于此。在一些其他实施例中，导电部件180及遮蔽部件190由不同的材料所构成。
在一些实施例中，使用电镀工艺、物理气相沉积工艺、化学气相沉积工艺、电化学沉积工艺、分子束外延工艺、原子层沉积工艺、或其他适用的工艺来形成遮蔽部件190。在一些实施例中，使用相同的工艺在相同的阶段中形成导电部件180及遮蔽部件190。举例来说，在重分布结构130上方形成掩模层(未绘示)，掩模层具有多个开口位于区域100A及区域100B内，区域100A内的多个开口定义了导电部件180预计形成的位置，而区域100B内的多个开口定义了遮蔽部件190预计形成的位置。沉积导电材料，以完全或局部地填充掩模层中的多个开口。然后，去除掩模层，且沉积的导电材料形成导电部件180及遮蔽部件190，如图2B所示。
然而，本公开的实施例并不受限于此。在一些其他实施例中，在不同的阶段中形成导电部件180及遮蔽部件190。举例来说，在形成导电部件180之前或之后形成遮蔽部件190。
请参照图3，其绘示出根据一些实施例的导电部件180及遮蔽部件190的上视图。如图3所示，导电部件180及遮蔽部件190位于重分布结构130的钝化层170上方。在一些实施例中，导电部件180沿着区域100A的边界排列成一排(tier)或多排。在一些实施例中，一个或多个遮蔽部件190横向地位于两个相邻的区域100A之间。在一些实施例中，遮蔽部件190在区域100B内排列成一排或多排。
在一些实施例中，多个遮蔽部件190的其中一者横向地重叠于一个或多个导电部件180。在一些实施例中，所有遮蔽部件190的组合大致上横向地重叠所有导电部件180。在一些实施例中，所有遮蔽部件190的组合大致上横向地围绕住所有导电部件180。换句话说，区域100B内的所有遮蔽部件190共同构成围绕区域100A的边界的壁状结构。虽然图3所示的遮蔽部件190所构成的壁状结构是横向不连续的，然而本公开的实施例并不受限于此。在一些其他实施例中，由遮蔽部件190构成的壁状结构是横向连续的。
虽然图3所示的多个导电部件180的其中一者与多个遮蔽部件190的其中一者具有不同的尺寸，然而本公开的实施例并不受限于此。在一些其他实施例中，多个导电部件180的其中一者与多个遮蔽部件190的其中一者具有大致上相同的尺寸。
导电部件180或遮蔽部件190的上视(俯视)轮廓可为圆形、近似圆形、椭圆形、矩形、正方形或其他适合的形状。在一些实施例中，多个导电部件180的其中一者与多个遮蔽部件190的其中一者具有不同的上视轮廓。举例来说，导电部件180的上视轮廓大致上是圆形的，而遮蔽部件190的上视轮廓是矩形的。然而，本公开的实施例并不受限于此。在一些其他实施例中，多个导电部件180的其中一者与多个遮蔽部件190的其中一者具有大致上相同的上视轮廓。
如图3所示，根据一些实施例，多个连接部件(部件)195形成于重分布结构130的钝化层170上方。在一些实施例中，一个或多个连接部件195横向地延伸跨过多个区域100A的其中一者与区域100B之间的边界。在一些实施例中，连接部件195从区域100A连续地延伸至区域100B内。
在一些实施例中，多个连接部件195的其中一者位于多个导电部件180的其中一者与多个遮蔽部件190的其中一者之间。在一些实施例中，多个连接部件195的其中一者位于两个遮蔽部件190之间。在一些实施例中，没有连接部件195位于两个遮蔽部件190之间。
区域100A内的导电部件180通过连接部件195电性连接至区域100B内的遮蔽部件190。在一些实施例中，多个连接部件195的其中一者物理性及电性连接至一个或多个导电部件180。在一些实施例中，多个连接部件195的其中一者物理性及电性连接至一个或多个遮蔽部件190。在一些实施例中，连接部件195的厚度(或高度)大致上相同于导电部件180及/或遮蔽部件190的厚度(或高度)。
在一些实施例中，连接部件195包含铜、铝、镍、铂、无铅焊料、其他适合的导电材料或上述的组合。连接部件195、导电部件180及遮蔽部件190可由相同或不同的材料所构成。在一些实施例中，使用电镀工艺、物理气相沉积工艺、化学气相沉积工艺、电化学沉积工艺、分子束外延工艺、原子层沉积工艺、或其他适用的工艺来形成连接部件195。在一些实施例中，使用相同的工艺在相同的阶段中形成连接部件195、导电部件180及遮蔽部件190。
可以对本公开的实施例进行许多变化及/或修改。在一些其他实施例中，不形成连接部件195。区域100A内的导电部件180通过重分布结构130电性连接至区域100B内的遮蔽部件190。
图4绘示出根据一些实施例的封装结构的制造过程的其中一个阶段的上视图，其显示类似于图3所示的结构。如图4所示，一个遮蔽部件190横向地位于两个相邻的区域100A之间。遮蔽部件190的尺寸大于多个导电部件180的其中一者的尺寸。遮蔽部件190的上视轮廓不同于导电部件180的上视轮廓。
在一些实施例中，区域100B内的遮蔽部件190连续地围绕区域100A。在一些实施例中，遮蔽部件190大致上横向地遮盖所有导电部件180。在一些实施例中，所有导电部件180大致上被遮蔽部件190横向地环绕。
如图4所示，根据一些实施例，遮蔽部件190通过多个连接部件195电性连接至多个导电部件180。本公开的实施例并不受限于此。在一些其他实施例中，遮蔽部件190通过一个连接部件195电性连接至多个区域100A的其中一者内的多个导电部件180。
图3及图4绘示出导电部件180、遮蔽部件190及连接部件195的图案的一些范例。然而，本公开的实施例并不限定于此。导电部件180、遮蔽部件190及连接部件195的图案可以根据需要进行调整。
之后，根据一些实施例，在一个或多个区域100A内的重分布结构130上方设置多个集成电路管芯或晶粒(die)200，如图2C所示。在一些实施例中，集成电路管芯200的前侧(有源面)背向重分布结构130，且集成电路管芯200的背侧(非有源面)面向重分布结构130。在一些实施例中，利用粘着层(未示出)，例如管芯粘着层，将集成电路管芯200及重分布结构130彼此接合或贴附。
集成电路管芯200可为包含晶体管、二极管或其他适合的集成电路元件的装置管芯。装置管芯还可以包含电容、电感、电阻、其他集成电路元件或上述的组合。在一些实施例中，集成电路管芯200为逻辑管芯、中央处理单元(central processing unit，CPU)管芯、存储器管芯或其他适合的管芯。
每一集成电路管芯200可以包含半导体基底210、钝化层220、导电垫230、连接器240、连接器250以及保护层260。各种装置元件可以形成在半导体基底210内或上方。装置元件包含有源装置及/或无源装置。装置元件可以包含逻辑装置、中央处理单元装置、存储器装置、影像感测装置或其他适用类型的装置。
虽然图2C绘示出多个集成电路管芯200位于多个区域100A的其中一者，然而本公开的实施例并不受限于此。在一些其他实施例中，仅有一个集成电路管芯200位于多个区域100A的其中一者。
在一些实施例中，导电部件180位于集成电路管芯200的两个相对侧上。在一些其他实施例中，导电部件180不连续地围绕集成电路管芯200。导电部件180位于集成电路管芯200与遮蔽部件190之间。在一些实施例中，遮蔽部件190不连续地围绕集成电路管芯200。在一些其他实施例中，遮蔽部件190连续地围绕集成电路管芯200。
如图2D所示，根据一些实施例，在区域100A及区域100B内的重分布结构130上方沉积封装层270。沉积的封装层270覆盖导电部件180、遮蔽部件190及集成电路管芯200的顶表面。
在一些实施例中，封装层270包含高分子材料。在一些实施例中，封装层270包含模塑成型化合物(molding compound)。在一些实施例中，液体模塑成型化合物材料被涂布于重分布结构130上。在一些实施例中，后续进行热处理，以硬化模塑成型化合物材料，并将其转化为封装层270。结果，导电部件180、遮蔽部件190、连接部件195及集成电路管芯200被沉积的封装层270所密封住。
如前述，在一些实施例中，没有连接部件195位于两个遮蔽部件190之间，结果多个遮蔽部件190之间存在一条或多条中空的路径，例如图3所示的那些路径。因此，液态模塑成型化合物材料可更容易地将导电部件180、遮蔽部件190及集成电路管芯200顺利地封住。
如图2E所示，根据一些实施例，将沉积的封装层270薄化。结果，暴露出导电部件180、遮蔽部件190及集成电路管芯200。可利用平坦化工艺使沉积的封装层270变薄。平坦化工艺包含研磨(grinding)工艺、化学机械研磨(chemical mechanical polishing，CMP)工艺、蚀刻工艺、其他适合的工艺或上述的组合。
在一些实施例中，集成电路管芯200的连接器250在平坦化工艺期间被完全或局部地移除。在一些实施例中，集成电路管芯200的连接器240暴露出。在一些实施例中，在平坦化工艺期间去除导电部件180及遮蔽部件190的上部。在一些实施例中，在平坦化工艺期间去除连接部件195的上部。在一些实施例中，薄化的封装层270、导电部件180、遮蔽部件190及连接器240(或连接器250)的顶表面大致上共平面。
如图2F所示，根据一些实施例，在薄化的封装层270上方形成包含导电层280及钝化层290的重分布结构。位于薄化的封装层270上方的重分布结构可以包含多层导电层及多层钝化层。
导电部件180、遮蔽部件190及集成电路管芯200通过导电层280彼此电性连接。在一些实施例中，导电层280形成于区域100A及区域100B内的封装层270上方。导电层280实体连接(物理性连接)导电部件180及遮蔽部件190。在一些其他实施例中，导电层280形成于区域100A内，而未延伸至区域100B内。结果，导电层280未实体连接遮蔽部件190。
在一些实施例中，导电层280由金属材料所构成。金属材料包含铜、铜合金、铝、铝合金、钨、钨合金、钛、钛合金、钽、钽合金、其他适合的材料或上述的组合。在一些实施例中，通过电镀工艺、无电镀工艺、溅镀工艺、化学气相沉积工艺或其他适用的工艺形成导电层280。
钝化层290沉积于区域100A及区域100B内的封装层270上方，且局部地覆盖导电层280。钝化层290具有多个开口，暴露导电层280的多个部分。
钝化层290由介电材料所构成，且为后续的接合工艺期间所引起的接合应力提供应力减缓或消除。在一些实施例中，钝化层290由聚苯并恶唑、苯并环丁烯、硅氧树脂、丙烯酸酯、硅氧烷、其他适合的材料或上述的组合所构成。在一些其他实施例中，钝化层290由非有机材料所构成。非有机材料包含氧化硅、未掺杂的硅酸盐玻璃、氮氧化硅、阻焊层、氮化硅、碳化硅、六甲基二硅氮烷、其他适合的材料或上述的组合。可以使用沉积工艺、涂布工艺及/或蚀刻工艺来形成包含导电层280及钝化层290的重分布结构。
如图2F所示，根据一些实施例，在区域100A内的钝化层290上方形成多个连接器310。连接器310可以通过钝化层290内的开口装设(或接合)至重分布结构上。多个连接器310的其中一些通过导电层280电性连接至多个集成电路管芯200的其中一者。多个连接器310的其中一些通过导电层280及多个导电部件180的其中一者电性连接至其他元件。连接器310包含焊料凸块或其他适合的连接器。
如图2F所示，根据一些实施例，在钝化层290内的多个开口的其中一者之中形成凸块下金属(under bump metallurgy，UBM)结构300。凸块下金属结构300位于多个连接器310的其中一者与露出的导电层280之间。凸块下金属结构300可以包含接合垫及位于露出的导电层280上方的一层或多层凸块下金属层。在一些其他实施例中，不形成凸块下金属结构300。
如图2G所示，根据一些实施例，将图2F所示的结构翻转并贴附到载板320。载板320包含感光或感热的胶带，且其可以从连接器310轻易地分离。
之后，移除承载基板100。在一些实施例中，承载基板100及粘着层110都被去除。可以提供适合的光线，以移除粘着层110，进而也一并移除承载基板100。
如图2H所示，根据一些实施例，去除基底层120的多个部分，以在区域100A内形成多个开口330。开口330暴露出重分布结构130的多个部分，例如导电层140的多个部分。在一些实施例中，进行激光钻孔工艺，以形成开口330，也可以使用其他适用的工艺(例如，蚀刻工艺)，以形成开口330。
之后，根据一些实施例，在图2G所示的结构上方堆叠一个或多个元件340。元件340及集成电路管芯200位于基底层120的两个相对侧上。在一些实施例中，每个元件340包括含有一个或多个集成电路管芯的封装结构。然而，本公开的实施例并不受限于此。在一些其他实施例中，每一元件340为一个集成电路管芯。元件340可以根据需要变化。
在一些实施例中，一个或多个连接器350用于实现元件340与重分布结构130之间的接合，如图2H所示。连接器350包含焊料凸块、金属柱、其他适合的连接器或上述的组合。
之后，根据一些实施例，底胶(underfill)层360沉积于基底层120与多个元件340的其中一者之间。在一些实施例中，底胶层360填充基底层120与区域100A内的一个元件340之间的空间。底胶层360为液态环氧树脂、可变形凝胶(deformable gel)、硅橡胶、其他适合的材料或上述的组合。在一些实施例中，进行点胶工艺，以形成底胶层360。
如图2I所示，根据一些实施例，在区域100B内形成开口370。开口370从基底层120纵向地延伸至重分布结构130内。在一些实施例中，开口370穿透重分布结构130，并进一步延伸至封装层270内。结果，局部地暴露出封装层270内的一个或多个遮蔽部件190。
在一些实施例中，在形成开口370的期间，封装层270被局部地去除。在一些实施例中，在形成开口370的期间，一个或多个遮蔽部件190被局部地去除。
可以对本公开的实施例进行许多变化及/或修改。在一些其他实施例中，开口370穿透重分布结构130，而未延伸至封装层270内。一个或多个遮蔽部件190的顶表面从开口370完全或局部地暴露。在一些其他实施例中，开口370局部地暴露导电层140或导电层160，而未穿透重分布结构130。或者，开口370可穿透封装层270，如此一来，导电层280被局部地暴露出来。
开口370沿着区域100B内的切割道(scribe line)横向地延伸。在一些实施例中，区域100B内的开口370连续地围绕多个区域100A。在一些实施例中，区域100B内的开口370连续地围绕多个集成电路管芯200。在一些实施例中，进行切割工艺，以形成开口370。或者，也可以进行其他适用的工艺(例如，激光钻孔工艺)，以形成开口370。
如图2J所示，根据一些实施例，在区域100A及区域100B内沉积遮蔽部件380。遮蔽部件380覆盖基底层120及元件340。在一些实施例中，元件340的顶表面及侧壁大致上完全被遮蔽部件380所包覆住。在一些实施例中，遮蔽部件380延伸至开口370内，且完全填充开口370。在一些其他实施例中，遮蔽部件380顺应性地延伸至开口370内，且局部地填充开口370。因此，遮蔽部件380电性连接至遮蔽部件190。
在一些实施例中，遮蔽部件380局部且横向地覆盖遮蔽部件190。在一些实施例中，遮蔽部件380与遮蔽部件190直接接触。在一些实施例中，可使用适合的光谱仪或电子显微镜观测到遮蔽部件190与遮蔽部件380之间的界面。在一些实施例中，遮蔽部件380与封装层270直接接触。
在一些实施例中，遮蔽部件380包含铜、铝、其他适合的导电材料或上述的组合。在一些实施例中，遮蔽部件380及遮蔽部件190由相同的材料所构成。然而，本公开的实施例并不受限于此。在一些其他实施例中，遮蔽部件380及遮蔽部件190由不同的材料所构成。在一些实施例中，通过溅镀工艺、电镀工艺、无电镀工艺、化学气相沉积工艺或其他适用的工艺形成遮蔽部件380。
之后，根据一些实施例，进行单体化(singulation)工艺，以将图2J所示的结构分离成多个封装结构。在一些实施例中，沿着区域100B内的切割道进行切割工艺。如此一来，封装结构形成于区域100A内且彼此分离。然后，移除载板320。其中一个封装结构绘示于图2K。
在一些实施例中，沿着开口370或区域100B内的切割道切割遮蔽部件380及封装层270。在一些实施例中，沿着开口370或区域100B内的切割道切割遮蔽部件190、遮蔽部件380及封装层270。
如图2K所示，遮蔽部件380从基底层120的侧表面120S朝向遮蔽部件190延伸，以电性连接至遮蔽部件190。在一些实施例中，遮蔽部件380的侧表面380S背离侧表面120S。遮蔽部件380的侧表面380S与封装层270的侧表面270S大致上共平面。在一些实施例中，遮蔽部件380的侧表面380S与重分布结构130的侧表面130S未共平面。
在一些实施例中，遮蔽部件380的侧表面380S与包含导电层280及钝化层290的重分布结构的侧表面大致上共平面。例如，侧表面380S与钝化层290的侧表面290S大致上共平面，如图2K所示。在一些实施例中，侧表面380S与导电层280的侧表面280S大致上共平面。
在一些实施例中，遮蔽部件380通过封装层270与导电层280分隔。在一些实施例中，遮蔽部件380通过多个遮蔽部件190的其中一者与导电层280分隔。
如图2K所示，根据一些实施例，多个遮蔽部件190的其中一者的上部夹设于封装层270与遮蔽部件380之间。多个遮蔽部件190的其中一者的下部嵌入封装层270之中。
根据本公开的一些实施例，遮蔽部件380、导电层280及遮蔽部件190共同围绕封装结构的顶表面、底表面以及侧壁，如图2K所示。如此一来，形成了抗电磁干扰(anti-electromagnetic interference)部件，藉此，大幅减轻或消除电磁干扰的问题，因此提高了封装结构的装置性能及可靠度。
抗电磁干扰部件的遮蔽部件190及遮蔽部件380在进行切割工艺之前形成或沉积。换句话说，遮蔽部件190及遮蔽部件380在晶片级封装工艺期间形成或沉积。因此，具有抗电磁干扰部件的多个封装结构在相同阶段中形成。如此一来，显著降低了成本及制造时间。本公开的实施例提供了更简化且更快速的封装工艺。
根据一些实施例，在形成连接器310之前形成遮蔽部件190，且在进行切割工艺之前沉积遮蔽部件380。遮蔽部件190通过钝化层290与连接器310分隔。遮蔽部件380通过钝化层290、遮蔽部件190及封装层270与连接器310分隔。如此一来，能够防止抗电磁干扰部件的导电材料沉积于钝化层290及/或连接器310上方，避免短路的问题。因此，提高了封装结构的可靠度。
可以对本公开的实施例进行许多变化及/或修改。举例来说，虽然图2A至图2K所示的实施例提供具有“扇出(fan-out)”部件的封装结构，然而本公开的实施例并不受限于此。本公开的一些其他实施例可包含具有“扇入(fan-in)”部件的封装结构。
可以对本公开的实施例进行许多变化及/或修改。举例来说，虽然图2A至图2K所示的实施例提供堆叠式封装(package on package，PoP)的结构，然而本公开的实施例并不受限于此。图5绘示出根据一些实施例的封装结构的剖面示意图。如图5所示，没有另一封装结构或集成电路管芯堆叠于集成电路管芯200。
在一些实施例中，在图5所示的封装结构内，没有重分布结构位于集成电路管芯200与基底层120之间。在一些实施例中，在图5所示的封装结构内，没有导电部件位于集成电路管芯200与遮蔽部件190之间。
在一些实施例中，开口370穿透基底层120，并进一步延伸至封装层270内。结果，一个或多个遮蔽部件190局部地暴露出来。在一些实施例中，遮蔽部件380覆盖基底层120，并完全或局部地填充开口370。在一些实施例中，遮蔽部件380与基底层120、遮蔽部件190及封装层270直接接触。
本公开的实施例提供一种封装结构及其形成方法。封装结构包含共同构成抗电磁干扰部件的第一遮蔽部件及第二遮蔽部件。结果，大幅减轻或消除了电磁干扰的问题。因此，提高了封装结构的装置性能及可靠性。
封装层封住第一遮蔽部件以及由第一遮蔽部件所围绕的集成电路管芯。形成开口，以暴露出第一遮蔽部件。第二遮蔽部件覆盖集成电路管芯及封装层，且延伸至开口内，以电性连接至暴露出的第一遮蔽部件。如此一来，第一遮蔽部件及第二遮蔽部件共同围绕每一封装结构的顶表面及侧壁。第一遮蔽部件及第二遮蔽部件在晶片级封装工艺期间形成。因此，封装结构的成本及制造时间显著地减少。
本公开的一些实施例提供封装结构。封装结构包含位于基底层上的集成电路管芯及第一遮蔽部件。封装结构还包含封装层，封住集成电路管芯及第一遮蔽部件。封装结构还包括第二遮蔽部件，从基底层的侧表面朝向第一遮蔽部件延伸，以与第一遮蔽部件电性连接。第二遮蔽部件的侧表面背向基底层的侧表面，且大致上与封装层的侧表面共平面。
在一些实施例中，第二遮蔽部件与封装层内的第一遮蔽部件直接接触。
在一些实施例中，第二遮蔽部件横向地覆盖第一遮蔽部件的一部分。
在一些实施例中，封装结构还包含位于第一遮蔽部件上方的重分布结构。第二遮蔽部件的侧表面与重分布结构的侧表面大致上共平面。
在一些实施例中，封装结构还包含位于第一遮蔽部件上方的重分布结构。第二遮蔽部件通过封装层与重分布结构分隔。
在一些实施例中，封装结构还包含位于第一遮蔽部件与基底层之间的重分布结构。第二遮蔽部件的侧表面与重分布结构的侧表面非共平面。
在一些实施例中，封装结构还包含由封装层封住且位于第一遮蔽部件与集成电路管芯之间的一个或多个导电部件。
在一些实施例中，封装结构还包含堆叠于集成电路管芯及封装层上的第二集成电路管芯。第二遮蔽部件进一步延伸而围绕第二集成电路管芯。
本公开的一些实施例提供封装结构。封装结构包含由封装层封住的集成电路管芯。封装结构还包含第一遮蔽部件，穿透封装层。封装结构还包括第二遮蔽部件，覆盖集成电路管芯及封装层。第二遮蔽部件朝向第一遮蔽部件延伸，以与第一遮蔽部件电性连接。再者，封装结构包含与第一遮蔽部件电性连接的重分布结构。第二遮蔽部件通过第一遮蔽部件与重分布结构分隔。
在一些实施例中，第二遮蔽部件还通过封装层与重分布结构分隔。
在一些实施例中，第一遮蔽部件的一部分夹设于封装层与第二遮蔽部件之间。
在一些实施例中，封装结构还包含由封装层封住且位于第一遮蔽部件与集成电路管芯之间的导电部件。封装结构还包括位于导电部件与第一遮蔽部件之间的连接部件。第一遮蔽部件经由连接部件与导电部件电性连接。
在一些实施例中，封装结构还包含由封装层封住且位于第一遮蔽部件与集成电路管芯之间的多个导电部件。第一遮蔽部件横向地重叠一个以上的导电部件。
本公开的一些实施例提供封装结构的形成方法。封装结构的形成方法包含在基底层上形成第一遮蔽部件。封装结构的形成方法还包含在基底层上设置集成电路管芯。封装结构的形成方法还包括在基底层上形成封装层，以封住第一遮蔽部件及集成电路管芯。再者，封装结构的形成方法包含形成穿透基底层的开口。封装结构的形成方法还包含形成覆盖集成电路管芯及封装层的第二遮蔽部件。第二遮蔽部件延伸到开口中，以电性连接封装层内的第一遮蔽部件。
在一些实施例中，封装结构的形成方法还包含在形成第一遮蔽部件之前，在基底层上形成重分布结构。开口进一步穿透重分布结构。
在一些实施例中，封装结构的形成方法还包含在形成第一遮蔽部件期间，在基底层上形成一个或多个导电部件。一个或多个导电部件由封装层所封住。
在一些实施例中，封装结构的形成方法还包含在形成开口之前，堆叠第二集成电路管芯。第二集成电路管芯及集成电路管芯位于基底层的两相对侧上，且第二集成电路管芯由第二遮蔽部件所围绕。
在一些实施例中，在形成开口期间，局部地移除第一遮蔽部件或封装层。
在一些实施例中，封装结构的形成方法还包含沿着开口切割第二遮蔽部件。
在一些实施例中，封装结构的形成方法还包含在形成第二遮蔽部件之后，切割第一遮蔽部件。
以上概略说明了本公开数个实施例的部件，使本领域技术人员对于本公开可更为容易理解。任何本领域技术人员应了解到本说明书可轻易作为其他结构或工艺的变更或设计基础，以进行相同于本公开实施例的目的及/或获得相同的优点。任何本领域技术人员也可理解与上述等同的结构或工艺并未脱离本公开的精神及保护范围内，且可在不脱离本公开的精神及范围内，当可作更动、替代与润饰。

Claims (1)

1.一种封装结构，包括：
集成电路管芯及第一遮蔽部件，位于基底层上；
封装层，封住该集成电路管芯及该第一遮蔽部件；以及
第二遮蔽部件，从该基底层的侧表面朝向该第一遮蔽部件延伸，以与该第一遮蔽部件电性连接，其中该第二遮蔽部件的侧表面背向该基底层的该侧表面，且大致上与该封装层的侧表面共平面。
CN201710138495.8A 2016-04-28 2017-03-09 封装结构 Pending CN107342267A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662328639P 2016-04-28 2016-04-28
US62/328,639 2016-04-28
US15/227,060 US9859229B2 (en) 2016-04-28 2016-08-03 Package structure and method for forming the same
US15/227,060 2016-08-03

Publications (1)

Publication Number Publication Date
CN107342267A true CN107342267A (zh) 2017-11-10

Family

ID=60159083

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710138495.8A Pending CN107342267A (zh) 2016-04-28 2017-03-09 封装结构

Country Status (3)

Country Link
US (1) US9859229B2 (zh)
CN (1) CN107342267A (zh)
TW (1) TW201739032A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108155160A (zh) * 2018-01-29 2018-06-12 中芯长电半导体（江阴）有限公司 指纹识别芯片的封装结构及封装方法
CN109786266A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 半导体封装件及其形成方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10177032B2 (en) * 2014-06-18 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaging devices, and methods of packaging semiconductor devices
KR20160131170A (ko) * 2015-05-06 2016-11-16 에스케이하이닉스 주식회사 팬-아웃 메모리 패키지를 포함하는 패키지 온 패키지 타입의 반도체 장치
US10204883B2 (en) * 2016-02-02 2019-02-12 Taiwan Semidonductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
KR20170092309A (ko) * 2016-02-03 2017-08-11 삼성전기주식회사 양면 패키지 모듈 및 기판 스트립
TWI676259B (zh) * 2016-09-02 2019-11-01 矽品精密工業股份有限公司 電子封裝件及其製法
US10103125B2 (en) 2016-11-28 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US10804119B2 (en) * 2017-03-15 2020-10-13 STATS ChipPAC Pte. Ltd. Method of forming SIP module over film layer
US10636757B2 (en) * 2017-08-29 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit component package and method of fabricating the same
US11031342B2 (en) * 2017-11-15 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US10134687B1 (en) * 2017-12-14 2018-11-20 Amkor Technology, Inc. Semiconductor device and method of manufacturing a semiconductor device
US11380616B2 (en) * 2018-05-16 2022-07-05 Intel IP Corporation Fan out package-on-package with adhesive die attach
EP3621104A1 (en) * 2018-09-05 2020-03-11 Infineon Technologies Austria AG Semiconductor package and method of manufacturing a semiconductor package
KR102545473B1 (ko) 2018-10-11 2023-06-19 삼성전자주식회사 반도체 패키지
TWI688059B (zh) * 2019-03-14 2020-03-11 力成科技股份有限公司 半導體封裝結構及其製造方法
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
US20200312781A1 (en) * 2019-03-28 2020-10-01 Intel Corporation Method to implement wafer-level chip-scale packages with grounded conformal shield
US11296030B2 (en) 2019-04-29 2022-04-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
US11515224B2 (en) 2020-01-17 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Packages with enlarged through-vias in encapsulant

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US7683469B2 (en) * 2008-05-30 2010-03-23 Stats Chippac Ltd. Package-on-package system with heat spreader
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8268677B1 (en) * 2011-03-08 2012-09-18 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over semiconductor die mounted to TSV interposer
US8310038B2 (en) * 2011-03-23 2012-11-13 Stats Chippac Ltd. Integrated circuit packaging system with embedded conductive structure and method of manufacture thereof
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
KR101798571B1 (ko) * 2012-02-16 2017-11-16 삼성전자주식회사 반도체 패키지
KR20130111780A (ko) * 2012-04-02 2013-10-11 삼성전자주식회사 Ｅｍｉ 차폐부를 갖는 반도체 장치
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109786266A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 半导体封装件及其形成方法
CN109786266B (zh) * 2017-11-15 2021-07-13 台湾积体电路制造股份有限公司 半导体封装件及其形成方法
US11177201B2 (en) 2017-11-15 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages including routing dies and methods of forming same
CN108155160A (zh) * 2018-01-29 2018-06-12 中芯长电半导体（江阴）有限公司 指纹识别芯片的封装结构及封装方法

Also Published As

Publication number Publication date
TW201739032A (zh) 2017-11-01
US9859229B2 (en) 2018-01-02
US20170317038A1 (en) 2017-11-02

Similar Documents

Publication Publication Date Title
CN107342267A (zh) 封装结构
US11776935B2 (en) Semiconductor device and method of manufacture
US10985122B2 (en) Semiconductor package system and method
CN111883481B (zh) 3d封装件结构及其形成方法
US10658334B2 (en) Method for forming a package structure including a package layer surrounding first connectors beside an integrated circuit die and second connectors below the integrated circuit die
US9633934B2 (en) Semicondutor device and method of manufacture
US9443783B2 (en) 3DIC stacking device and method of manufacture
CN103515260B (zh) 封装内封装及其形成方法
US11329031B2 (en) Structure and formation method for chip package
US20150287697A1 (en) Semiconductor Device and Method
CN107871718A (zh) 半导体封装件及其形成方法
US9870975B1 (en) Chip package with thermal dissipation structure and method for forming the same
US20210280519A1 (en) Package structure and semiconductor pacakge
CN109786260A (zh) 多芯片集成扇出封装件
US20210050305A1 (en) Semiconductor device and method of manufacture
US11562983B2 (en) Package having multiple chips integrated therein and manufacturing method thereof
TW201917863A (zh) 半導體裝置封裝
CN107342232A (zh) 晶片封装体的形成方法
US11823980B2 (en) Package structure and manufacturing method thereof
US20230062138A1 (en) Semiconductor package structure and method for forming the same
US20200006225A1 (en) Semiconductor Device and Method of Manufacture

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20171110