CN107293323A - 写操作追踪电路及包括写操作追踪电路的存储器 - Google Patents

写操作追踪电路及包括写操作追踪电路的存储器 Download PDF

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Abstract

本发明提供一种写操作追踪电路及包括写操作追踪电路的存储器。所述写操作追踪电路包括虚拟存储单元以及与所述虚拟存储单元的一个存储节点相连接的延时单元，所述延时单元的输入包括写反馈信号，所述写反馈信号基于与所述虚拟存储单元相关联的虚拟字线和第一虚拟位线上的信号的逻辑运算结果而产生。本发明所提供的写操作追踪电路能够在虚拟存储单元出现写失效时，保证正确的反馈信号回到时钟产生模块，保证外围电路正常工作。

Description

写操作追踪电路及包括写操作追踪电路的存储器
技术领域
本发明涉及集成电路技术领域，具体而言涉及一种写操作追踪电路及包括写操作追踪电路的存储器。
背景技术
随着制造工艺的不断进步，半导体存储器件的尺寸变得越来越小，速度变得越来越快，同时功耗也有了显著降低。在现代纳米尺度的半导体器件中，由于制造工艺、电压、温度(PVT)等不良因素的原因，原本设计相同的晶体管会有不同程度的偏差，工艺偏差等对电路性能有着显著影响，并且增加了对整体电路模拟的难度。由于工艺偏差的存在导致不同的存储器单元具有不同的数据写入、读取速度，从而产生时序上的不一致性。再加上电压、温度的变化，这些时序的差异会导致数据在存储器中不能进行正确的读写操作。
静态随机存储器SRAM作为一种易失性存储器被广泛应用于电脑、手机等电子产品中。一般来说，SRAM的数据读取速度会慢于写入速度，因而在设计中会更多的关注读取路径上的时序追踪。而如今随着工艺水平和对功耗要求的提高，电源电压也在不断降低。在较低的电压下，SRAM写入速度变慢，加上工艺上最坏情况的存在，若不考虑数据写入延时，字线或者位线上的有效时间不足就会导致对存储单元写失败，最终影响到SRAM的良率。因此，有必要提供一种写操作追踪电路，以提高整个SRAM工作时序的准确性和可靠性。
发明内容
针对现有技术的不足，本发明提供一种写操作追踪电路，所述写操作追踪电路包括虚拟存储单元以及与所述虚拟存储单元的一个存储节点相连接的延时单元，所述延时单元的输入包括写反馈信号，所述写反馈信号基于与所述虚拟存储单元相关联的虚拟字线和第一虚拟位线上的信号的逻辑运算结果而产生。
在本发明的一个实施例中，所述延时单元包括第一反相器、第一逻辑运算单元以及第二反相器，其中，所述存储节点连接到所述第一反相器的输入端；所述第一反相器的输出端连接到所述第一逻辑运算单元的第一输入端，所述第一逻辑运算单元的第二输入端输入所述写反馈信号；所述第一逻辑运算单元的输出端连接到所述第二反相器的输入端，所述第二反相器的输出作为所述写操作追踪电路的反馈信号。
在本发明的一个实施例中，所述延时单元还包括第二逻辑运算单元以及子延时单元，所述第二逻辑运算单元的两个输入端分别连接到所述虚拟字线和所述第一虚拟位线，所述第二逻辑运算单元的输出端连接到所述子延时单元的输入端，所述子延时单元的输出端输出所述写反馈信号。
在本发明的一个实施例中，所述子延时单元包括多个串联连接的反相器。
在本发明的一个实施例中，所述子延时单元所包括的反相器的数目根据系统需求而设置。
在本发明的一个实施例中，所述第一逻辑运算单元和所述第二逻辑运算单元均为与非门。
在本发明的一个实施例中，所述虚拟存储单元包括具有第一存储节点和第二存储节点的一对交叉耦合的反相器、可操作地连接到所述第一存储节点的第一传输晶体管、以及可操作地连接到所述第二存储节点的第二传输晶体管。
在本发明的一个实施例中，所述虚拟存储单元通过所述第一传输晶体管可操作地连接到所述第一虚拟位线，并通过所述第二传输晶体管可操作地连接到第二虚拟位线，所述第一传输晶体管和所述第二传输晶体管受控于所述虚拟字线。
在本发明的一个实施例中，所述写操作追踪电路还包括测试单元，所述测试单元用于测试所述虚拟存储单元是否出现写失效。
在本发明的一个实施例中，所述测试单元包括或非门，所述或非门的两个输入端所输入的信号与所述第一逻辑运算单元的两个输入端所输入的信号相同，所述或非门的输出表示所述虚拟存储单元是否出现写失效。
另一方面，本发明还提供一种存储器，所述存储器包括写操作追踪电路，所述写操作追踪电路包括虚拟存储单元以及与所述虚拟存储单元的一个存储节点相连接的延时单元，所述延时单元的输入包括写反馈信号，所述写反馈信号基于与所述虚拟存储单元相关联的虚拟字线和第一虚拟位线上的信号的逻辑运算结果而产生。
在本发明的一个实施例中，所述延时单元包括第一反相器、第一逻辑运算单元以及第二反相器，其中，所述存储节点连接到所述第一反相器的输入端；所述第一反相器的输出端连接到所述第一逻辑运算单元的第一输入端，所述第一逻辑运算单元的第二输入端输入所述写反馈信号；所述第一逻辑运算单元的输出端连接到所述第二反相器的输入端，所述第二反相器的输出作为所述写操作追踪电路的反馈信号。
在本发明的一个实施例中，所述延时单元还包括第二逻辑运算单元以及子延时单元，所述第二逻辑运算单元的两个输入端分别连接到所述虚拟字线和所述第一虚拟位线，所述第二逻辑运算单元的输出端连接到所述子延时单元的输入端，所述子延时单元的输出端输出所述写反馈信号。
在本发明的一个实施例中，所述子延时单元包括多个串联连接的反相器。
在本发明的一个实施例中，所述子延时单元所包括的反相器的数目根据系统需求而设置。
在本发明的一个实施例中，所述第一逻辑运算单元和所述第二逻辑运算单元均为与非门。
在本发明的一个实施例中，所述虚拟存储单元包括具有第一存储节点和第二存储节点的一对交叉耦合的反相器、可操作地连接到所述第一存储节点的第一传输晶体管、以及可操作地连接到所述第二存储节点的第二传输晶体管。
在本发明的一个实施例中，所述虚拟存储单元通过所述第一传输晶体管可操作地连接到所述第一虚拟位线，并通过所述第二传输晶体管可操作地连接到第二虚拟位线，所述第一传输晶体管和所述第二传输晶体管受控于所述虚拟字线。
在本发明的一个实施例中，所述写操作追踪电路还包括测试单元，所述测试单元用于测试所述虚拟存储单元是否出现写失效。
在本发明的一个实施例中，所述测试单元包括或非门，所述或非门的两个输入端所输入的信号与所述第一逻辑运算单元的两个输入端所输入的信号相同，所述或非门的输出表示所述虚拟存储单元是否出现写失效。
本发明所提供的写操作追踪电路能够在虚拟存储单元出现写失效时，保证正确的反馈信号回到时钟产生模块，保证外围电路正常工作。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了现有的写操作追踪电路的结构示意图；
图2示出了根据本发明实施例的写操作追踪电路的结构示意图；
图3a和图3b分别示出了在虚拟存储单元未出现写失效时图1和图2中所示电路的仿真结果对比图；以及
图4a和图4b分别示出了在虚拟存储单元出现写失效时图1和图2中所示电路的仿真结果对比图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
近年来，静态随机存储器(SRAM)因为它的速度快、系统设计简单等优点，得到了大量而广泛的应用。SRAM阵列一般都包括检测信号传输到阵列的延迟的追踪电路。为了保证读取时间界限够长，即保证正确读取存储器上的数据，使用追踪信号所检测的延迟来调整存储器控制信号的时序，可以极大的提高SRAM的性能和安全性。
一般来说，SRAM的数据读取速度会慢于写入速度，因而在设计中会更多的关注读取路径上的时序追踪。而随着工艺水平和对功耗要求的提高，电源电压也在不断降低。在较低的电压下，SRAM写入速度变慢，加上工艺上最坏情况的存在，若不考虑数据写入延时，字线或者位线上的有效时间不足就会导致对存储单元写失败，最终影响到SRAM的良率。
早期的SRAM写操作追踪电路借用读操作的追踪电路。但是在电路能够正常工作的最小工作电压(Vccmin)的条件下，SRAM写操作比读操作需要更长的字线开启时间。因此，设计单独的写操作追踪电路已成为当前的主流。
早期的写操作追踪电路采用延迟链(delay chain)实现，或者采用读操作的追踪电路加延迟链来实现。该方法的缺点是不能很好地反映写操作随制造工艺、电压、温度PVT的变化。
目前主要采用复制存储单元(bitcell)写操作来实现写操作追踪。该方法可以很好地复制写操作，但是在Vccmin条件下，可能由于虚拟虚拟存储单元dummy cell写失效而导致追踪电路失效。
现有的写操作追踪电路主要是通过增强dummy cell的写入能力来改善Vccmin条件下写失效的问题。图1示出了现有的写操作追踪电路100的结构示意图。如图1所示，在写操作追踪电路100中，dummy cell采用8管结构，串联的上拉管增强了dummy cell的写入能力，一定程度上降低了Vccmin。但是当Vccmin更低时，可能出现dummy cell的存储节点RT/RB无法翻转，从而导致反馈信号FB_WR出现错误。这将在时钟产生电路中产生无法恢复的死锁信号，导致外围电路失效。
为了克服上述问题，本发明提供了一种写操作追踪电路，其包括虚拟存储单元dummy cell以及与dummy cell的一个存储节点相连接的延时单元。其中，引入一个写反馈信号作为延时单元的输入。该写反馈信号基于与dummy cell相关联的虚拟字线和第一虚拟位线上的信号的逻辑运算结果(例如在一个实施例中采用虚拟字线和第一虚拟位线上的信号相与的逻辑运算结果)而产生，能够使产生写反馈信号的路径的延时大于dummy cell追踪的时间。这样，当dummy cell出现写失效时，写反馈信号能够保证正确的反馈信号回到时钟产生模块，保证外围电路正常工作。下面具体描述根据本发明实施例的写操作追踪电路的结构。
在一个实施例中，本发明所提供的写操作追踪电路包括虚拟存储单元dummy cell以及与dummy cell的一个存储节点相连接的延时单元。
其中，可以采用与bitcell相同的结构作为dummy cell，这样能够很好地复制实际的写入时间。例如，dummy cell可以包括具有第一存储节点和第二存储节点的一对交叉耦合的反相器，还包括可操作地连接到第一存储节点的第一传输晶体管，以及可操作地连接到第二存储节点的第二传输晶体管。dummy cell通过第一传输晶体管可操作地连接到与该dummy cell相关联的虚拟位线(例如第一虚拟位线)，并通过第二传输晶体管可操作地连接到与该dummy cell相关联的另一虚拟位线(例如第二虚拟位线)。第一传输晶体管和第二传输晶体管受控于与该dummy cell相关联的虚拟字线。
在一个实施例中，延时单元可以包括第一反相器、第一逻辑运算单元以及第二反相器。示例性地，第一逻辑运算单元为与非门。其中，第一反相器的输入端连接到dummy cell的第二存储节点。第一反相器的输出端连接到第一逻辑运算单元的第一输入端。第一逻辑运算单元的第二输入端输入写反馈信号。第一逻辑运算单元的输出端连接到第二反相器的输入端，第二反相器的输出作为写操作追踪电路的反馈信号。
其中，该写反馈信号基于与dummy cell相关联的虚拟字线和第一虚拟位线上的信号的逻辑运算结果而产生。具体地，延时单元还可以包括第二逻辑运算单元以及子延时单元，其用于产生上述写反馈信号。具体地，第二逻辑运算单元的两个输入端分别连接到上述虚拟字线和第一虚拟位线，第二逻辑运算单元的输出端连接到子延时单元的输入端，子延时单元的输出端输出上述写反馈信号。
基于上述写反馈信号，当dummy cell出现写失效时，能够保证正确的反馈信号回到时钟产生模块，保证外围电路正常工作。示例性地，第二逻辑运算单元为与非门。
示例性地，上述子延时单元可以包括多个串联连接的反相器，并且子延时单元所包括的反相器的数目可以根据系统需求而设置。
此外，根据本发明的实施例的写操作追踪电路还可以包括测试单元，用于测试虚拟存储单元是否出现写失效。示例性地，该测试单元可以包括或非门，或非门的两个输入端所输入的信号与上述第一逻辑运算单元的两个输入端所输入的信号相同，即该或非门的两个输入端所输入的信号分别为第一反相器的输出和上述写反馈信号。或非门的输出表示虚拟存储单元是否出现写失效。基于该测试单元，可以及时将虚拟存储单元出现写失效的情况反馈给系统。
下面参考附图根据具体实施例详细描述本发明提供的写操作追踪电路。图2示出了根据本发明实施例的写操作追踪电路200的结构示意图。如图2所示，写操作追踪电路200包括虚拟存储单元dummycell和延时单元。
其中，dummy cell包括具有第一存储节点RT和第二存储节点RB的由晶体管M1、M2、M3以及M4组成的一对交叉耦合的反相器，还包括可操作地连接到第一存储节点RT的第一传输晶体管M5，以及可操作地连接到第二存储节点RB的第二传输晶体管M6。在图2中，还示出了与该dummy cell相关联的虚拟字线DWL以及一对虚拟位线DBL和DBLX。
延时单元包括第一反相器inv1、第一逻辑运算单元(示例性地，在图2中将第一逻辑运算单元示出为与非门nand1)以及第二反相器inv2。
其中，第一反相器inv1的输入端连接到存储节点RB。第一反相器inv1的输出端连接到第一逻辑运算单元nand1的一个输入端(例如第一输入端)，即第一反相器inv1的输出端的信号RBB作为第一逻辑运算单元nand1的第一输入。
第一逻辑运算单元nand1的另一输入端(例如第二输入端)的输入信号为写反馈信号Tdelay。其中，写反馈信号Tdelay基于虚拟字线DWL上的信号DWL_WR和虚拟位线DBL上的信号DBL_WR的逻辑运算结果而产生。
在图2中，示例性地，将写反馈信号Tdelay示出为通过第二逻辑运算单元和子延时单元生成。其中，第二逻辑运算单元示例性地为与非门nand2。信号DWL_WR和DBL_WR通过与非门nand2后经过包括若干串联连接的反相器的子延时单元。其中，子延时单元所包括的反相器的数目可以根据系统需求而设置。子延时单元的输出即为写反馈信号Tdelay。
第一逻辑运算单元nand1的输出端连接到第二反相器inv2的输入端，第二反相器inv2的输出FB_WR作为写操作追踪电路200的反馈信号。
此外，根据本发明的一个实施例，写操作追踪电路200还可以包括测试单元，该测试单元可用于测试dummy cell是否出现写失效。示例性地，在图2中，将测试单元示出为或非门nor。或非门nor的两个输入端所输入的信号与第一逻辑运算单元nand1的两个输入端所输入的信号相同，即分别为第一反相器inv1的输出信号RBB和写反馈信号Tdelay。或非门nor的输出信号Test_error表示dummy cell是否出现写失效。
以上描述了根据本发明实施例的写操作追踪电路200的各器件之间的连接，下面描述该电路的工作原理。
Dummy cell作为一种特殊的虚拟存储单元，可以存储预先设定的逻辑状态。例如，将第一存储节点RT预充电为1，将第二存储节点RB初值预设为0。当虚拟字线DWL上的信号DWL_WR为1并且虚拟位线DBL上的信号DBL_WR从1变为0时，在正常操作下，第一存储节点RT从1变为0，并且第二存储节点RB从0变为1，整个电路的反馈信号FB_WR从1变为0。
当Dummy cell出现写失效时，第二存储节点RB无法翻转，保持为低电平，即RBB保持为高电平。此时，由于根据本发明实施例所引入的写反馈信号Tdelay，可以保证整个电路的反馈信号FB_WR从1变为0。也就是说，由于写反馈信号Tdelay，根据本发明实施例的写操作追踪电路200能够在dummy cell写失效的情况下仍保证正确的反馈信号回到时钟产生模块，从而保证外围电路正常工作。因此，根据本发明实施例的写操作追踪电路200解决了当Vccmin更低时，出现dummy cell的存储节点无法翻转而导致反馈信号FB_WR出现错误，进而在时钟产生电路中产生无法恢复的死锁信号，从而导致外围电路失效的问题。
测试单元所输出的测试信号Test_error可用于判断dummy cell是否出现失效。例如，当dummy cell没有失效时，Test_error在Tdelay和RBB同时为0时将为1；当Test_error保持为0时，则可以通知系统dummy cell已经出现失效的情况。
基于上面的描述，根据本发明实施例的写操作追踪电路能够在dummy cell写失效的情况下保证正确的反馈信号回到时钟产生模块，从而保证外围电路正常工作。下面结合图3a～图4b通过具体的仿真结果进一步描述。其中，图3a和图3b分别示出了在虚拟存储单元未出现写失效时图1和图2中所示电路的仿真结果对比图。图4a和图4b分别示出了在虚拟存储单元出现写失效时图1和图2中所示电路的仿真结果对比图。
如图3a和图3b所示，在dummy cell未出现写失效时，当虚拟字线DWL开启时，写0到dummy cell，在图1所示电路和图2所示电路中，存储节点RT/RB翻转，反馈信号FB_WR由高电平到低电平。
如图4a和图4b所示，在Vccmin条件下，当RT/RB不能正确翻转时，图1中所示的传统电路的反馈信号FB_WR一直为高电平，会将错误信号传回时钟产生模块。而在图2所示的根据本发明实施例的电路中，FB_WR为写反馈信号Tdelay与第一反相器inv1的输出RBB相与的结果。因此，由于写反馈信号Tdelay，保证了反馈信号FB_WR由高电平到低电平，从而使外围电路能够正常工作。
因此，验证了本发明所提供的基于上述实施例的写操作追踪电路能够在dummy cell出现写失效时，保证正确的反馈信号回到时钟产生模块，从而保证外围电路正常工作。
根据本发明的另一方面，还提供一种存储器，该存储器包括上述实施例中所描述的写操作追踪电路。具体地，该写操作追踪电路包括虚拟存储单元以及与虚拟存储单元的一个存储节点相连接的延时单元。其中，延时单元的输入包括写反馈信号，写反馈信号基于与虚拟存储单元相关联的虚拟字线和第一虚拟位线上的信号的逻辑运算结果而产生。
在本发明的一个实施例中，延时单元可以包括第一反相器、第一逻辑运算单元以及第二反相器。其中，存储节点连接到第一反相器的输入端；第一反相器的输出端连接到第一逻辑运算单元的第一输入端，第一逻辑运算单元的第二输入端输入写反馈信号；第一逻辑运算单元的输出端连接到第二反相器的输入端，第二反相器的输出作为写操作追踪电路的反馈信号。
在本发明的一个实施例中，延时单元可以还包括第二逻辑运算单元以及子延时单元。第二逻辑运算单元的两个输入端分别连接到虚拟字线和第一虚拟位线，第二逻辑运算单元的输出端连接到子延时单元的输入端，子延时单元的输出端输出写反馈信号。
在本发明的一个实施例中，子延时单元可以包括多个串联连接的反相器。子延时单元所包括的反相器的数目可以根据系统需求而设置。
在本发明的一个实施例中，第一逻辑运算单元和第二逻辑运算单元均为与非门。
在本发明的一个实施例中，虚拟存储单元可以包括具有第一存储节点和第二存储节点的一对交叉耦合的反相器、可操作地连接到第一存储节点的第一传输晶体管、以及可操作地连接到第二存储节点的第二传输晶体管。
在本发明的一个实施例中，虚拟存储单元通过第一传输晶体管可操作地连接到第一虚拟位线，并通过第二传输晶体管可操作地连接到第二虚拟位线，第一传输晶体管和第二传输晶体管受控于虚拟字线。
在本发明的一个实施例中，写操作追踪电路还可以包括测试单元，测试单元用于测试虚拟存储单元是否出现写失效。示例性地，测试单元包括或非门，或非门的两个输入端所输入的信号与第一逻辑运算单元的两个输入端所输入的信号相同，或非门的输出表示虚拟存储单元是否出现写失效。
本领域普通技术人员可以结合先前描述写操作追踪电路的具体实施例理解根据本发明实施例的存储器的写操作追踪电路的具体结构，为了简洁，此处不再赘述。当然，根据本发明实施例的存储器还可以包括本领域普通技术人员所熟知的其他任何元件或电路，为了避免遮蔽本发明，此处不对其进行详细描述。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (20)

1.一种写操作追踪电路，其特征在于，所述写操作追踪电路包括虚拟存储单元以及与所述虚拟存储单元的一个存储节点相连接的延时单元，所述延时单元的输入包括写反馈信号，所述写反馈信号基于与所述虚拟存储单元相关联的虚拟字线和第一虚拟位线上的信号的逻辑运算结果而产生。
2.根据权利要求1所述的写操作追踪电路，其特征在于，所述延时单元包括第一反相器、第一逻辑运算单元以及第二反相器，其中，
所述存储节点连接到所述第一反相器的输入端；
所述第一反相器的输出端连接到所述第一逻辑运算单元的第一输入端，所述第一逻辑运算单元的第二输入端输入所述写反馈信号；
所述第一逻辑运算单元的输出端连接到所述第二反相器的输入端，所述第二反相器的输出作为所述写操作追踪电路的反馈信号。
3.根据权利要求2所述的写操作追踪电路，其特征在于，所述延时单元还包括第二逻辑运算单元以及子延时单元，所述第二逻辑运算单元的两个输入端分别连接到所述虚拟字线和所述第一虚拟位线，所述第二逻辑运算单元的输出端连接到所述子延时单元的输入端，所述子延时单元的输出端输出所述写反馈信号。
4.根据权利要求3所述的写操作追踪电路，其特征在于，所述子延时单元包括多个串联连接的反相器。
5.根据权利要求4所述的写操作追踪电路，其特征在于，所述子延时单元所包括的反相器的数目根据系统需求而设置。
6.根据权利要求5所述的写操作追踪电路，其特征在于，所述第一逻辑运算单元和所述第二逻辑运算单元均为与非门。
7.根据权利要求1所述的写操作追踪电路，其特征在于，所述虚拟存储单元包括具有第一存储节点和第二存储节点的一对交叉耦合的反相器、可操作地连接到所述第一存储节点的第一传输晶体管、以及可操作地连接到所述第二存储节点的第二传输晶体管。
8.根据权利要求7所述的写操作追踪电路，其特征在于，所述虚拟存储单元通过所述第一传输晶体管可操作地连接到所述第一虚拟位线，并通过所述第二传输晶体管可操作地连接到第二虚拟位线，所述第一传输晶体管和所述第二传输晶体管受控于所述虚拟字线。
9.根据权利要求2所述的写操作追踪电路，其特征在于，所述写操作追踪电路还包括测试单元，所述测试单元用于测试所述虚拟存储单元是否出现写失效。
10.根据权利要求9所述的写操作追踪电路，其特征在于，所述测试单元包括或非门，所述或非门的两个输入端所输入的信号与所述第一逻辑运算单元的两个输入端所输入的信号相同，所述或非门的输出表示所述虚拟存储单元是否出现写失效。
11.一种存储器，其特征在于，所述存储器包括写操作追踪电路，所述写操作追踪电路包括虚拟存储单元以及与所述虚拟存储单元的一个存储节点相连接的延时单元，所述延时单元的输入包括写反馈信号，所述写反馈信号基于与所述虚拟存储单元相关联的虚拟字线和第一虚拟位线上的信号的逻辑运算结果而产生。
12.根据权利要求11所述的存储器，其特征在于，所述延时单元包括第一反相器、第一逻辑运算单元以及第二反相器，其中，
所述存储节点连接到所述第一反相器的输入端；
所述第一反相器的输出端连接到所述第一逻辑运算单元的第一输入端，所述第一逻辑运算单元的第二输入端输入所述写反馈信号；
所述第一逻辑运算单元的输出端连接到所述第二反相器的输入端，所述第二反相器的输出作为所述写操作追踪电路的反馈信号。
13.根据权利要求12所述的存储器，其特征在于，所述延时单元还包括第二逻辑运算单元以及子延时单元，所述第二逻辑运算单元的两个输入端分别连接到所述虚拟字线和所述第一虚拟位线，所述第二逻辑运算单元的输出端连接到所述子延时单元的输入端，所述子延时单元的输出端输出所述写反馈信号。
14.根据权利要求13所述的存储器，其特征在于，所述子延时单元包括多个串联连接的反相器。
15.根据权利要求14所述的存储器，其特征在于，所述子延时单元所包括的反相器的数目根据系统需求而设置。
16.根据权利要求15所述的存储器，其特征在于，所述第一逻辑运算单元和所述第二逻辑运算单元均为与非门。
17.根据权利要求11所述的存储器，其特征在于，所述虚拟存储单元包括具有第一存储节点和第二存储节点的一对交叉耦合的反相器、可操作地连接到所述第一存储节点的第一传输晶体管、以及可操作地连接到所述第二存储节点的第二传输晶体管。
18.根据权利要求17所述的存储器，其特征在于，所述虚拟存储单元通过所述第一传输晶体管可操作地连接到所述第一虚拟位线，并通过所述第二传输晶体管可操作地连接到第二虚拟位线，所述第一传输晶体管和所述第二传输晶体管受控于所述虚拟字线。
19.根据权利要求12所述的存储器，其特征在于，所述写操作追踪电路还包括测试单元，所述测试单元用于测试所述虚拟存储单元是否出现写失效。
20.根据权利要求19所述的存储器，其特征在于，所述测试单元包括或非门，所述或非门的两个输入端所输入的信号与所述第一逻辑运算单元的两个输入端所输入的信号相同，所述或非门的输出表示所述虚拟存储单元是否出现写失效。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108074609A (zh) * 2016-11-14 2018-05-25 中芯国际集成电路制造(上海)有限公司 写追踪跟随性检测方法和电路以及包括该电路的存储器
CN110246530A (zh) * 2018-03-09 2019-09-17 意法半导体国际有限公司 用于在自定时存储器中进行自适应读写操作的方法和电路

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110634518B (zh) * 2018-06-25 2021-07-13 中芯国际集成电路制造(上海)有限公司 Sram写操作追踪电路

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040130926A1 (en) * 2003-01-08 2004-07-08 Renesas Technology Corp. Semiconductor memory device having potential amplitude of global bit line pair restricted to partial swing
US20080037338A1 (en) * 2006-08-09 2008-02-14 Zhiqin Chen Self-timing circuit with programmable delay and programmable accelerator circuits
CN101454841A (zh) * 2006-06-01 2009-06-10 高通股份有限公司 用于虚拟静态随机存取存储器单元的方法和设备
US20090185435A1 (en) * 2008-01-17 2009-07-23 Chad Allen Adams Method and Circuit for Implementing Enhanced SRAM Write and Read Performance Ring Oscillator
US20120020169A1 (en) * 2010-07-20 2012-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Two-port sram write tracking scheme
CN103440880A (zh) * 2013-09-03 2013-12-11 苏州宽温电子科技有限公司 一种sram存储器以及位单元追踪方法
US20140233302A1 (en) * 2013-02-19 2014-08-21 Lsi Corporation Write-tracking circuitry for memory devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483754B1 (en) 2001-05-16 2002-11-19 Lsi Logic Corporation Self-time scheme to reduce cycle time for memories
JP4528044B2 (ja) * 2004-07-13 2010-08-18 富士通セミコンダクター株式会社 半導体装置
JP2006164399A (ja) 2004-12-07 2006-06-22 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2012128895A (ja) * 2010-12-13 2012-07-05 Toshiba Corp 半導体記憶装置
US8570789B2 (en) * 2011-12-22 2013-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM timing tracking circuit

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040130926A1 (en) * 2003-01-08 2004-07-08 Renesas Technology Corp. Semiconductor memory device having potential amplitude of global bit line pair restricted to partial swing
CN101454841A (zh) * 2006-06-01 2009-06-10 高通股份有限公司 用于虚拟静态随机存取存储器单元的方法和设备
US20080037338A1 (en) * 2006-08-09 2008-02-14 Zhiqin Chen Self-timing circuit with programmable delay and programmable accelerator circuits
US20090185435A1 (en) * 2008-01-17 2009-07-23 Chad Allen Adams Method and Circuit for Implementing Enhanced SRAM Write and Read Performance Ring Oscillator
US20120020169A1 (en) * 2010-07-20 2012-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Two-port sram write tracking scheme
US20140233302A1 (en) * 2013-02-19 2014-08-21 Lsi Corporation Write-tracking circuitry for memory devices
CN103440880A (zh) * 2013-09-03 2013-12-11 苏州宽温电子科技有限公司 一种sram存储器以及位单元追踪方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108074609A (zh) * 2016-11-14 2018-05-25 中芯国际集成电路制造(上海)有限公司 写追踪跟随性检测方法和电路以及包括该电路的存储器
CN108074609B (zh) * 2016-11-14 2020-09-11 中芯国际集成电路制造(上海)有限公司 写追踪跟随性检测方法和电路以及包括该电路的存储器
CN110246530A (zh) * 2018-03-09 2019-09-17 意法半导体国际有限公司 用于在自定时存储器中进行自适应读写操作的方法和电路

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