CN107230689B - 薄膜晶体管阵列面板 - Google Patents

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Abstract

本发明涉及一种薄膜晶体管阵列面板。该薄膜晶体管阵列面板，包括：基板；布置在基板上的数据线；布置在基板上并且在平面图中与数据线隔开的缓冲层；布置在缓冲层上的薄膜晶体管，薄膜晶体管包括氧化物半导体层；以及连接到薄膜晶体管的像素电极。

Description

薄膜晶体管阵列面板
相关申请的交叉引用
本申请要求2016年3月24日提交的韩国专利申请第10-2016-0035386号的优先权及其权益，在此为了所有目的通过引用将该韩国专利申请并入本文，如同在本文中充分地阐述一样。
技术领域
本公开涉及薄膜晶体管阵列面板。
背景技术
薄膜晶体管(TFT)被用于各种电子设备，诸如，例如，显示设备。在液晶显示器(LCD)和有机发光二极管(OLED)显示器等等中，薄膜晶体管可被用作开关元件或驱动元件。典型地，薄膜晶体管包括栅电极、源电极、面对源电极的漏电极、以及电连接到源电极和漏电极的半导体。半导体的特性通常决定薄膜晶体管的特性。
硅(Si)通常被用作用于半导体的元素。根据硅晶体形态，硅可被分为非晶硅和多晶硅。非晶硅提供相对低的电荷迁移率并允许相对简单的制造工艺，但是将非晶硅运用在高性能薄膜晶体管的制造中可能出现问题。通常利用一阶段使硅结晶以形成多晶硅，多晶硅提供相对高的电荷迁移率，但是其制造成本相对较高并且制造工艺相对更复杂。为了补充非晶硅和多晶硅在薄膜晶体管中的利用，已经努力开发了使用氧化物半导体的薄膜晶体管，氧化物半导体具有比非晶硅相对较高的载流子迁移率和更大的开/关(ON/OFF)比，以及比多晶硅相对较低的成本和更高的均匀性。
本背景技术部分中公开的上述信息仅仅用于加深对本发明构思的背景的理解，因此其可包含不形成对于本领域普通技术人员已知的现有技术的信息。
发明内容
一个或多个示例性实施例提供了薄膜晶体管阵列面板，该薄膜晶体管阵列面板被配置成防止(或至少减少)机械和视角特性的恶化。
一个或多个示例性实施例提供了利用简化的制造工艺制造薄膜晶体管的方法。
附加方面将在下面的具体实施方式中阐述并且将部分地从本公开中明白，或者可通过本发明构思的实践来学习。
根据一个或多个示例性实施例，薄膜晶体管阵列面板包括：基板；布置在基板上的数据线；布置在基板上并且在平面图中与数据线隔开的缓冲层；布置在缓冲层上的薄膜晶体管，薄膜晶体管包括氧化物半导体层；以及连接到薄膜晶体管的像素电极。
根据一个或多个示例性实施例，用于制造薄膜晶体管阵列面板的方法包括：在基板上形成数据线；在基板和数据线上形成缓冲材料层；在缓冲材料层上形成第一氧化物半导体图案；在第一氧化物半导体图案上形成栅绝缘层图案和栅电极；以及通过蚀刻缓冲材料层的一部分形成缓冲层，该部分在平面图中与栅绝缘层图案和栅电极隔开。
根据一个或多个示例性实施例，薄膜晶体管阵列面板包括基板、数据线、缓冲层、薄膜晶体管和像素电极。数据线被布置在基板的第一区域上。缓冲层被布置在基板的第二区域上，第二区域与第一区域隔开。薄膜晶体管被布置在缓冲层上。薄膜晶体管包括氧化物半导体层。像素电极连接到薄膜晶体管。缓冲层包括第一区域和第二区域。第一区域与氧化物半导体层重叠。第二区域从第一区域延伸并且比第一区域薄。
根据一个或多个示例性实施例，用于制造薄膜晶体管阵列面板的方法包括：在基板上形成数据线；在基板和数据线上形成缓冲材料层；在缓冲材料层上形成第一氧化物半导体图案；在第一氧化物半导体图案上形成栅绝缘层图案和栅电极；从第一氧化物半导体图案形成第二氧化物半导体图案，第二氧化物半导体图案的形成从缓冲材料层形成缓冲材料层图案；以及从缓冲材料层图案形成缓冲层。缓冲层包括第一部分和第二部分。第一部分与第二氧化物半导体图案重叠。第二部分从第一部分延伸并且比第一部分薄。
根据一个或多个示例性实施例，薄膜晶体管阵列面板包括基板、数据线、缓冲层、薄膜晶体管、像素电极和光阻挡层。数据线被布置在基板上。缓冲层被布置在基板上并且与数据线不重叠。薄膜晶体管被布置在缓冲层上。薄膜晶体管包括氧化物半导体层。像素电极连接到薄膜晶体管。光阻挡层与数据线被布置在同一层上。光阻挡层与薄膜晶体管重叠。缓冲层与光阻挡层重叠。缓冲层包括第一区域和第二区域。第一区域和第二区域的厚度不同。第二区域与光阻挡层的边缘重叠。
根据一个或多个示例性实施例，可改善薄膜晶体管的特性，还改善利用薄膜晶体管的设备的可靠性。为此，利用薄膜晶体管的显示设备可具有改善的开口率和充电率。根据一个或多个示例性实施例，可实现简化的制造工艺，并且可防止(或者至少减少)在制造工艺期间可另外发生的对薄膜晶体管的损坏。
前述概括描述和下面的详细描述是示例性和说明性的，并且旨在提供所要求保护的主题的进一步说明。
附图说明
附图图示本发明构思的示例性实施例并且与说明书一起用来解释本发明构思的原理，附图被包含来提供对本发明构思的进一步理解并且被并入本说明书中且构成本说明书的一部分。
图1是根据一个或多个示例性实施例的显示设备的像素的平面图。
图2是根据一个或多个示例性实施例的图1的像素的沿剖面线II-II'截取的截面图。
图3是根据一个或多个示例性实施例的显示设备的像素的平面图。
图4是根据一个或多个示例性实施例的图3的像素的沿剖面线IV-IV'截取的截面图。
图5是根据一个或多个示例性实施例的显示设备的像素的平面图。
图6是根据一个或多个示例性实施例的图5的像素的沿剖面线VI-VI'截取的截面图。
图7、图8、图9、图10、图11、图12、图13、图14和图15是根据一个或多个示例性实施例的薄膜晶体管阵列面板在各个制造阶段的截面图。
图16和图17是根据一个或多个示例性实施例的薄膜晶体管阵列面板在各个制造阶段的截面图。
图18和图19是根据一个或多个示例性实施例的薄膜晶体管阵列面板在各个制造阶段的截面图。
具体实施方式
在下面的描述中，为了说明的目的，阐述许多具体细节，以提供各个示例性实施例的全面理解。然而，显然，各个示例性实施例可以在没有这些具体细节的情况下或在一个或多个等同布置下实践。在其它实例中，以框图的形式示出众所周知的结构和设备，以便避免不必要地模糊各个示例性实施例。
除非另有指定，图示的示例性实施例应当被理解为提供各个示例性实施例的不同细节的示例性特征。因此，除非另有指定，各个图示的特征、组件、模块、层、膜、面板、区域和/或方面可被另行合并、分离、互换和/或重新排列，而不脱离本公开的示例性实施例。此外，在附图中，为了清楚目的和描述目的，可以夸大层、膜、面板、区域等的尺寸和相对尺寸。当示例性实施例可被不同地实现时，特定工艺顺序可以不同于所描述的顺序被执行。例如，两个连续描述的工艺可基本同时被执行，或以与所描述的顺序相反的顺序被执行。此外，相同附图标记表示相同要素。
当一元件或层被称为“位于另一元件或层上”、“与另一元件或层连接”或“与另一元件或层联接”时，该元件或层可以直接位于另一元件或层上、与另一元件或层直接连接或与另一元件或层直接联接，或者可以存在中间元件或层。然而，当一元件或层被称为“直接位于另一元件或层上”、“与另一元件或层直接连接”或“与另一元件或层直接联接”时，不存在中间元件或层。此外，方向1-轴、方向2-轴和方向3-轴不限于直角坐标系的三个轴，并且可以以更广泛的意义解释。例如，方向1-轴、方向2-轴和方向3-轴可以是相互垂直的，或者可代表不相互垂直的不同的方向。为了本公开的目的，“X、Y和Z中的至少一个”和“从由X、Y和Z组成的组中选择的至少一个”可以被解释为仅X、仅Y、仅Z或X、Y和Z中两个或更多个的任意组合，诸如例如XYZ、XYY、YZ和ZZ。本文中使用的术语“和/或”包括关联所列项目中的一个或多个项目的任意组合和所有组合。
虽然在本文中可以使用术语“第一”、“第二”等来描述不同要素、部件、区域、层和/或部分，但这些要素、部件、区域、层和/或部分不应被这些术语限制。这些术语用于将一个要素、部件、区域、层或部分与另一要素、部件、区域、层和/或部分区别开。因此，在不背离本公开的教义的情况下，下面讨论的第一要素、部件、区域、层和/或部分可以被称为第二要素、部件、区域、层和/或部分。
为了描述目的，本文中可以使用空间相对术语，如“之下”、“下方”、“下”、“上方”、“上”等，由此来描述附图中图示的一个要素或特征与另一要素或特征的关系。空间相对术语旨在涵盖装置在使用、操作和/或制造时除附图中描绘的朝向以外的不同朝向。例如，如果附图中的装置被翻转，则被描述为位于其它要素或特征“下方”或“之下”的要素将被定向为在其它要素或特征“上方”。因此，示例性术语“下方”可包含上方和下方两种方位。而且，装置可以朝向别的方向(例如，旋转90度或朝其它方位)，因此相应地解释本文中使用的空间相对描述符。
本文中使用的术语是为了描述具体实施例的目的，而不旨在限制。如本文所用，单数形式的“一”和“该”旨在也包括复数形式，除非上下文另有明确说明。短语“在平面图中”是指从三维对象之上的水平面(例如，平行于由方向1-轴和方向2-轴限定的平面的平面)位置起的三维对象的正投影。短语“在截面图中”是指根据穿过三维对象的垂直平面(例如，平行于由方向3-轴与方向1-轴和方向2-轴中的一个限定的平面的平面)的位置的三维对象的有利观察点。此外，术语“包括”和/或“包含”，当其在本说明书中使用时，规定所述的特征、整体、步骤、操作、要素、部件和/或它们的组合的存在，但不排除存在或增加一个或多个其它特征、整体、步骤、操作、要素、部件和/或它们的组合。
在本文中参考截面图示来描述各个示例性实施例，该截面图示是理想化示例性实施例和/或中间结构的示意性图示。这样，作为例如制造技术和/或公差的结果，可预期图示形状的变型。因此，本文所公开的示例性实施例不应被解释为限于具体图示的区域形状，而将包括由例如制造导致的形状的偏差。例如，图示为长方形的注入区域将通常具有圆形或弯曲特征和/或在其边缘具有注入浓度的梯度，而非从注入到非注入区域的双态变化。同样，通过注入形成的隐埋区域可在该隐埋区域和发生注入所通过的表面之间的区域中导致一些注入。因此，在图中所示的区域实际上是示意性的，它们的形状不旨在图示设备的区域的实际形状，并且不旨在限制。
除非另有限定，本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域中普通技术人员之一所通常理解的意义相同的意义。术语(诸如在常用词典中定义的那些术语)应当被解释为具有与它们在相关领域的背景中的意义一致的意义，而不应当从理想化的或过于形式的意义上去解释，除非本文中明确如此限定。
现在将参考图1和图2描述根据一个或多个示例性实施例的薄膜晶体管阵列面板。图1是根据一个或多个示例性实施例的显示设备的像素的平面图。图2是根据一个或多个示例性实施例的图1的像素的沿剖面线II-II'截取的截面图。
数据线171和光阻挡层172被布置在由玻璃或塑料制成的基板110上。数据线171传输数据信号并可在第一方向例如方向1上延伸(例如，纵向延伸)。数据线171可以以单层或多层结构形成，并且可由任何合适的导电材料制成，诸如，例如，铝(Al)、银(Ag)、铜(Cu)、铬(Cr)、钼(Mo)、钽(Ta)、钛(Ti)等金属，或包含一个或多个上述金属的合金。光阻挡层172防止光到达氧化物半导体层154，以防止薄膜晶体管的沟道特性的恶化，诸如，漏电流。以这种方式，光阻挡层172被提供为与薄膜晶体管Q重叠。
根据一个或多个示例性实施例，光阻挡层172可与数据线171提供在同一层上，并且可与数据线171在同一工艺中形成。以这种方式，光阻挡层172可用与数据线171相同的材料制成。然而，可以预见的是，示例性实施例不局限于此或者不受此限制。例如，结合本文中所描述的示例性实施例，可利用任何种类的不传输确定波长(或波长范围)的光的材料。例如，光阻挡层172可由与用来形成数据线171的材料不同的有机绝缘材料或无机绝缘材料制成。还可以预见的是，光阻挡层172可被省略。例如，当光不通过基板110输入到氧化物半导体层154时，光阻挡层172可被省略。例如，当薄膜晶体管阵列面板被用于有机发光设备时，光阻挡层172可被省略。
缓冲层111被布置在光阻挡层172上，并且与薄膜晶体管Q重叠。如图1所示，缓冲层111与光阻挡层172和薄膜晶体管Q重叠。栅线121可穿过缓冲层111。缓冲层111可包括具有彼此不同的厚度的第一区域111a和第二区域111b。根据一个或多个示例性实施例，第一区域111a可与氧化物半导体层154、源电极173和漏电极175重叠。第二区域111b代表不包括第一区域111a或布置在第一区域111a外部的区域。
在一个或多个示例性实施例中，第一区域111a可比第二区域111b厚。在用于形成和蚀刻缓冲材料层的工艺期间可至少部分地引起厚度上的差异。例如，在缓冲层111的制造期间，与氧化物半导体层154重叠的第一区域111a可被保护，并且因此在该工艺的部分期间不被蚀刻，然而第二区域111b可被蚀刻并在该工艺的该部分期间被移除。稍后将更具体地描述第一区域111a和第二区域111b的形成。
第二区域111b可与光阻挡层172的边缘重叠。以这种方式，第二区域111b可触及(或接触)光阻挡层172的上表面、光阻挡层172的侧表面和基板110的上表面。相应地，第二区域111b的横截面可具有台阶形状。然而，可以预见的是，示例性实施例不局限于此或者不受此限制。例如，第二区域111b可仅被提供在光阻挡层172的上表面上。
根据一个或多个示例性实施例，缓冲层111可包括绝缘氮化物或氧化物，诸如，氮化硅(SiNx)、氧化硅(SiOx)、氧化铝(Al2O3)、氧化铪(HfO3)、氧化钇(Y2O3)和/或类似物。缓冲层111可防止(或至少减少)杂质从基板110被提供到氧化物半导体层154。以这种方式，缓冲层111可保护氧化物半导体层154并改善氧化物半导体层154的界面特性。
当提供在缓冲层111和基板110之间的数据线171或光阻挡层172由金属制成时，缓冲层111可具有多层例如双层结构。例如，缓冲层111的各层中接触光阻挡层172的第一层可包括氮化硅，以防止(或至少减少)在制造工艺期间的腐蚀，并且缓冲层111的各层中接触氧化物半导体层154的第二层可包括氧化硅。缓冲层111可具有大于或等于10nm并且小于或等于1000nm的厚度，诸如，大于或等于150nm并且小于或等于850nm，例如，大于或等于400nm并且小于或等于600nm。然而，示例性实施例不局限于此或者不受此限制。
氧化物半导体层154、源电极173和漏电极175被布置在缓冲层111上。氧化物半导体层154可具有包括氧化物半导体材料的单层或多层结构。氧化物半导体材料可以是金属氧化物半导体，并且可被配置有诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)或钛(Ti)的金属的氧化物，或者诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)或钛(Ti)的金属以及它们的氧化物的组合。例如，氧化物半导体材料可包括氧化锌(ZnO)、氧化锌锡(ZTO)、氧化锌铟(ZIO)、氧化铟(InO)、氧化锡(TiO)、氧化铟镓锌(IGZO)、氧化铟锌锡(IZTO)和类似物中的至少一种。
源电极173和漏电极175被布置在氧化物半导体层154的相应侧，并被连接到氧化物半导体层154。氧化物半导体层154的厚度可大于
Figure BDA0001222009800000071
且小于约
Figure BDA0001222009800000072
连接到氧化物半导体层154的源电极173和漏电极175可具有与氧化物半导体层154相同的厚度。然而，示例性实施例不局限于此或者不受此限制。
源电极173和漏电极175可具有导电性，并且可包括与配置氧化物半导体层154的氧化物半导体材料相同的材料以及被还原的半导体材料。包含在氧化物半导体材料中的金属，诸如铟(In)，可被沉积在源电极173和漏电极175的表面上。
栅绝缘层140被提供在氧化物半导体层154上。栅绝缘层140可改善氧化物半导体层154的界面特性，并可防止(或至少减少)杂质渗透进入氧化物半导体层154中。栅绝缘层140可与氧化物半导体层154重叠，并可与源电极173或漏电极175基本不重叠。在一个或多个示例性实施例中，栅绝缘层140可与源电极173和漏电极175不重叠。栅绝缘层140可具有大于大约
Figure BDA0001222009800000073
并且小于大约
Figure BDA0001222009800000074
的厚度，诸如大于大约
Figure BDA0001222009800000075
并且小于大约
Figure BDA0001222009800000076
例如，大于大约
Figure BDA0001222009800000077
并且小于大约
Figure BDA0001222009800000078
但示例性实施例不局限于此或者不受此限制。根据薄膜晶体管的特性，栅绝缘层140的厚度是可变的。
栅电极124被提供在栅绝缘层140上。根据一个或多个示例性实施例，栅电极124的边缘可与栅绝缘层140的边缘基本重叠。例如，栅电极124和栅绝缘层140的侧边缘可相互对齐(或基本对齐)。以这种方式，栅电极124和栅绝缘层140的一个或多个边缘可从顶部到底部排列。
栅电极124与氧化物半导体层154重叠，并且氧化物半导体层154被栅电极124覆盖。源电极173和漏电极175关于栅电极124被提供在氧化物半导体层154的相应侧，并且源电极173和漏电极175可与栅电极124基本不重叠。以这种方式，可减少在栅电极124和源电极173之间的寄生电容，或在栅电极124和漏电极175之间的寄生电容。
栅电极124可包括诸如铝(Al)、银(Ag)、铜(Cu)、钼(Mo)、铬(Cr)、钽(Ta)或钛(Ti)的金属，或上述金属中的一种或多种的合金。栅电极124可具有单层或多层结构。例如，多层结构可以是双层结构，该双层结构包括诸如钛(Ti)、钽(Ta)、钼(Mo)或氧化铟锡(ITO)的下层和诸如铜(Cu)的上层。示例性的三层结构可包括钼(Mo)-铝(Al)-钼(Mo)结构。然而，可以预见的是，除上述材料之外，栅电极124可由各种金属或导电材料制成。
根据一个或多个示例性实施例，栅电极124、源电极173和漏电极175与氧化物半导体层154一起形成薄膜晶体管(TFT)Q。薄膜晶体管Q的沟道被提供在氧化物半导体层154中。
第一钝化层180a被提供在栅电极124、源电极173、漏电极175、缓冲层111和基板110上。第一钝化层180a可由诸如氮化硅或氧化硅的无机绝缘材料或者有机绝缘材料制成。
滤色器230可被提供在第一钝化层180a上。滤色器230可与重复提供在第一方向或第二方向上的红色滤色器、绿色滤色器和蓝色滤色器中的一个对应。红色滤色器、绿色滤色器和蓝色滤色器分别配置一单元像素，并且单元像素通过穿过滤色器230之后输出的光可显示确定的彩色图像。在一个或多个示例性实施例中，滤色器230可被省略。尽管已经描述了红色、绿色和蓝色的组合，但是可以预见的是，示例性实施例不局限于此或者不受此限制。以这种方式，滤色器230可包括任何合适的颜色和/或任何合适的颜色的组合。
第二钝化层180b可被提供在滤色器230和第一钝化层180a上。第二钝化层180b可由诸如氮化硅或氧化硅的无机绝缘材料或者有机绝缘材料制成。第一钝化层180a、滤色器230和第二钝化层180b中的至少一个可具有与数据线171的一部分重叠的第一接触孔185a、与源电极173的一部分重叠的第二接触孔185b、以及与漏电极175的一部分重叠的第三接触孔185c。
像素电极191和连接电极192可被提供在第二钝化层180b上。连接电极192通过第一接触孔185a和第二接触孔185b电连接数据线171和源电极173。连接电极192将由数据线171提供的数据信号传输到源电极173。
像素电极191通过第三接触孔185c被物理地并且电连接到漏电极175。在一个或多个示例性实施例中，像素电极191通过第三接触孔185c被直接连接到漏电极175。然而，可以预见的是，示例性实施例不局限于此或者不受此限制。例如，像素电极191通过连接电极(未示出)被物理地并且电连接到漏电极175。
图3是根据一个或多个示例性实施例的显示设备的像素的平面图。图4是根据一个或多个示例性实施例的图3的像素的沿剖面线IV-IV'截取的截面图。图3和图4的像素的结构和配置类似于图1和图2的像素的结构和配置。这样，重复的描述将被省略以避免模糊本文中所描述的示例性实施例。下面将描述主要区别。
如图3和图4中可见，薄膜晶体管阵列面板包括布置在氧化物半导体层154上的栅绝缘层140和栅电极124。在一个或多个示例性实施例中，栅电极124的在方向2上延伸的第一边缘(例如，侧边缘)可与栅绝缘层140的在方向2上延伸的第一边缘(例如，侧边缘)隔开并且在栅绝缘层140的第一边缘“内侧”。也就是说，栅绝缘层140在方向1上的宽度可大于栅电极124在第一方向上的宽度。
如之前所述，栅电极124的宽度小于栅绝缘层140的宽度。以这种方式，可增加栅电极124和源电极173之间或栅电极124和漏电极175之间的间隙。为此，可减少栅电极124和源电极173之间或者栅电极124和漏电极175之间的寄生电容。当寄生电容减少时，薄膜晶体管的开/关特性可被改善。
图5是根据一个或多个示例性实施例的显示设备的像素的平面图。图6是根据一个或多个示例性实施例的图5的像素的沿剖面线VI-VI'截取的截面图。图5和图6的像素的结构和配置类似于图1和图2的像素的结构和配置。这样，重复的描述将被省略以避免模糊本文中所描述的示例性实施例。下面将描述主要区别。
参考图5和图6，第二接触孔185b和第三接触孔185c可分别与源电极173和漏电极175的边缘(例如，侧边缘)重叠。需要注意的是，第二接触孔185b和第三接触孔185c的部分可分别与源电极173和漏电极175的上表面重叠。通过允许第二接触孔185b和第三接触孔185c至少与源电极173和漏电极175的边缘分别重叠，可减少源电极173和漏电极175在方向1上的相应宽度(例如，连接到连接电极192或像素电极191的区域)。这样，可实现接触裕度，例如，可实现放置误差的更大裕度。以这种方式，图5和图6的配置可防止由制造工艺期间可发生的不对齐引起的断开。另外，图5和图6的配置可最小化(或至少减少)单元像素区域的幅度(或空间)。这样，在单位面积中可布置更大数量的像素。
现在将参考图7至图15描述根据一个或多个示例性实施例的用于制造薄膜晶体管阵列面板的方法。图7至图15是根据一个或多个示例性实施例的薄膜晶体管阵列面板在各个制造阶段的截面图。为了便于说明和描述，将参考图1和图2的薄膜晶体管描述制造薄膜晶体管的工艺。
参考图7，数据导电层被形成在基板110上，并被图案化以形成数据线171和光阻挡层172。缓冲材料层(BL)被形成在基板110、数据线171和光阻挡层172上。需要注意的是，根据一个或多个示例性实施例，光阻挡层172可被省略。
在一个或多个示例性实施例中，数据线171和光阻挡层172根据同一工艺被形成，并且不限于上述工艺或不受上述工艺限制，还可能通过提供由有机绝缘材料和无机绝缘材料制成的光阻挡层172，堆叠金属，并且对金属进行图案化，从而产生数据线171。此外，可改变光阻挡层172和数据线171的形成顺序。
可使用任何合适的工艺形成缓冲材料层BL，诸如，例如化学气相沉积(CVD)。以这种方式，缓冲材料层BL可包括绝缘氮化物或氧化物，诸如，氮化硅(SiNx)、氧化硅(SiOx)、氧化铝(Al2O3)、氧化铪(HfO3)或氧化钇(Y2O3)。缓冲材料层BL可具有大于或等于10nm并且小于或等于1000nm的厚度，诸如，大于或等于150nm并且小于或等于850nm，例如，大于或等于400nm并且小于或等于600nm。然而，可以预见的是，缓冲材料层BL不局限于上述的制造方法、材料和/或厚度。以这种方式，结合本文中所描述的示例性实施例，可利用用于保护氧化物半导体层154的任何合适的制造方法、材料和/或厚度。
参考图8，氧化物半导体材料层被形成在缓冲材料层BL上，然后被图案化以形成第一氧化物半导体图案154P1。第一氧化物半导体图案154P1可被图案化以与光阻挡层172重叠。第一氧化物半导体图案154P1可由氧化物半导体材料制成。氧化物半导体材料可以是金属氧化物半导体。金属氧化物半导体材料可以是诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)或钛(Ti)的金属的氧化物，或者诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)或钛(Ti)的金属以及它们的氧化物的组合。例如，氧化物半导体材料可包括氧化锌(ZnO)、氧化锌锡(ZTO)、氧化锌铟(ZIO)、氧化铟(InO)、氧化钛(TiO)、氧化铟镓锌(IGZO)、氧化铟锌锡(IZTO)和类似物中的至少一种。
参考图9，由绝缘材料制成的栅绝缘层材料层GI和由导电材料制成的栅导电层GM被形成在缓冲材料层BL和第一氧化物半导体图案154P1上。用于图案化栅导电层GM和栅绝缘层材料层GI的掩模图案M被形成在栅导电层GM上。
如图10所示，栅导电层GM被湿刻以形成栅电极124，并且栅绝缘层材料层GI被蚀刻以形成栅绝缘层图案140P。栅电极124和栅绝缘层图案140P被形成以穿过并跨越第一氧化物半导体图案154P1的中央部分，并且第一氧化物半导体图案154P1的提供在中心部分的相应两侧上的两个区域与栅电极124不重叠，在中心部分，栅电极124与第一氧化物半导体图案154P1重叠。例如，栅电极124的第一侧边缘可被形成在虚线L1处，栅绝缘层图案140P的第一侧边缘可被形成在虚线L2处，并且第一氧化物半导体图案154P1的第一侧边缘可被形成在虚线L3处。如图10中可见，虚线L1和L2可被布置在虚线L3之间，并且虚线L2可被布置在虚线L1和虚线L3之间。
提及图11，形成在栅电极124上的掩模图案M可被移除并且附加的蚀刻可被执行，如结合图12所描述的。
如图12所示，通过附加的蚀刻工艺，栅绝缘层图案140P的提供在虚线L1和虚线L2之间的部分被移除(例如，完全移除)以形成栅绝缘层140，第一氧化物半导体图案154P1的提供在虚线L2和虚线L3之间的部分被移除(例如，完全移除)以形成第二氧化物半导体图案154P2，并且缓冲材料层BL的布置在虚线L3之间布置的区域外部的部分被移除(例如，完全移除)以形成缓冲层111。缓冲层111被形成在与第一氧化物半导体图案154P1重叠的区域中。
根据一个或多个示例性实施例，缓冲材料层BL的提供在与第二氧化物半导体图案154P2重叠的区域中的部分不被移除以形成缓冲层111的第一区域111a。第一区域111a包括第一确定厚度。在用于移除第一氧化物半导体图案154P1的一部分的工艺期间，缓冲材料层BL的提供在虚线L2和虚线L3之间的部分根据蚀刻选择率被部分地移除。以这种方式，缓冲层111的第二区域111b以第二确定厚度被形成，第二厚度小于第一区域111a的第一厚度。
如之前所述，缓冲材料层BL的与第一氧化物半导体图案154P1不重叠的部分被移除。也就是说，缓冲材料层BL的与数据线171重叠的部分被移除。以这种方式，缓冲层111可与数据线171不重叠。
参考图13，在第二氧化物半导体图案154P2中，与栅电极124和栅绝缘层140不重叠的两个区域被还原以形成具有导电性的源电极173和漏电极175。与栅电极124和栅绝缘层140重叠并且未被还原的第二氧化物半导体图案154P2变成用于配置薄膜晶体管的沟道的氧化物半导体层154。
根据一个或多个示例性实施例，用于还原第二氧化物半导体图案154P2的方法可以是还原气氛中的热处理方法，并且可以是使用气体等离子体的等离子体处理方法，诸如，氢(H2)、氦(He)、磷化氢(PH3)、氨(NH3)、硅烷(SiH4)、甲烷(CH4)、乙炔(C2H2)、乙硼烷(B2H6)、二氧化碳(CO2)、锗烷(GeH4)、硒化氢(H2Se)、硫化氢(H2S)、氩(Ar)、氮(N2)、氧化氮(N2O)或三氟甲烷(CHF3)。至少半导体材料的被还原并且配置第二氧化物半导体图案154P2的部分可被还原，使得金属键可保留。以这种方式，第二氧化物半导体图案154P2的被还原的部分具有导电性并形成源电极173和漏电极175。栅电极124、源电极173、漏电极175和氧化物半导体层154配置薄膜晶体管Q。
参考图13，第一钝化材料层PL1被形成以覆盖栅电极124、源电极173和漏电极175。一种或多种滤色器材料被形成在第一钝化材料层PL1上。一种或多种滤色器材料被图案化以移除在第一接触孔185a、第二接触孔185b和第三接触孔185c将被形成的区域中布置的一个或多个滤色器材料部分。以这种方式，滤色器230被形成。
如图14所示，第二钝化材料层PL2被形成在滤色器230上。第二钝化材料层PL2可由与第一钝化材料层PL1相同或不同的材料制成。
提及图15，第二钝化材料层PL2和第一钝化材料层PL1被图案化以形成第二钝化层180b和第一钝化层180a，第二钝化层180b和第一钝化层180a包括与数据线171的一部分重叠的第一接触孔185a、与源电极173的一部分重叠的第二接触孔185b、以及与漏电极175的一部分重叠的第三接触孔185c。第二钝化材料层PL2和第一钝化材料层PL1可通过干刻工艺被图案化。
导电层被应用于第二钝化层180b，然后被图案化以形成用于通过第一接触孔185a和第二接触孔185b连接数据线171和源电极173的连接电极192，并形成通过第三接触孔185c连接到漏电极175的像素电极191。以这种方式，图1和图2的薄膜晶体管阵列面板可被形成。
根据一个或多个示例性实施例，参考图7至图15，用于制造薄膜晶体管阵列面板的方法，通过第一蚀刻形成栅电极和栅绝缘层图案，移除掩模图案，并采用栅电极作为掩模执行第二蚀刻。就第二蚀刻而言，栅绝缘层被形成，用于形成源电极和漏电极的第二氧化物半导体图案被形成，并且所确定的区域被移除以便与数据线不重叠的缓冲层被形成。
在用于制造薄膜晶体管阵列面板的上述方法中，第一钝化材料层PL1和第二钝化材料层PL2被移除以便形成接触孔。也就是说，当第一接触孔185a、第二接触孔185b和第三接触孔185c被形成时，第一钝化材料层PL1和第二钝化材料层PL2被蚀刻。如所描述的，当多个接触孔同时产生时，相同的材料层同时被蚀刻，因此相应的接触孔可以以相同的蚀刻率产生。也就是说，当与数据线171的一部分重叠的第一接触孔185a被形成时，布置在与数据线171重叠的部分上的缓冲材料层已被移除，当与数据线171的该部分重叠的第一接触孔185a被形成时也同样如此。这样，与用于形成第二接触孔185b和第三接触孔185c的蚀刻工艺相同的材料可被移除。
当第一接触孔185a与缓冲材料层BL重叠并且第二接触孔185b和第三接触孔185c被形成时，与第一接触孔185a重叠的缓冲材料层BL必须另外被蚀刻，因此当缓冲材料层BL在附加的蚀刻工艺期间被蚀刻时，源电极173和漏电极175的与第二接触孔185b和第三接触孔185c重叠的表面可被损坏，现在将更具体地描述。
与本文中所描述的示例性实施例不同，当与数据线171重叠的缓冲材料层BL不被移除时，缓冲材料层BL、第一钝化材料层PL1和第二钝化材料层PL2必须被蚀刻以便产生第一接触孔185a，并且第一钝化材料层PL1和第二钝化材料层PL2必须被蚀刻以便产生第二接触孔185b和第三接触孔185c。当第一钝化材料层PL1和第二钝化材料层PL2被蚀刻时，缓冲材料层BL被提供在第一接触孔185a将被形成在其中的区域中，并且氧化物半导体层154(或被还原的氧化物半导体层，也就是说，源电极173和漏电极175)被提供在第二接触孔185b和第三接触孔185c将被提供在其中的区域中。相应地，当缓冲材料层BL被蚀刻以便产生第一接触孔185a时，氧化物半导体层154必然被蚀刻。为了最小化氧化物半导体层154的损坏，至少40:1的选择蚀刻比是必需的，但这样的高选择蚀刻比难以维持。此外，当第二钝化材料层PL2是有机材料并且缓冲材料层BL正被蚀刻时，氧化物半导体层154和是有机层的第二钝化材料层PL2可被损坏。
然而，根据一个或多个示例性实施例，缓冲材料层BL从第一接触孔185a与数据线171重叠在其中的部分被移除，使得第一接触孔185a、第二接触孔185b和第三接触孔185c可根据相同的蚀刻条件被形成。以这种方式，处理条件更简单，源电极173和漏电极175在蚀刻工艺期间免遭(或至少减少)损坏，并且具有改善的可靠性的薄膜晶体管Q被提供。
如所描述的，根据一个或多个示例性实施例，当缓冲材料层BL从第一接触孔185a将被形成在其中的位置被移除时，不需要具有相对高的选择率的蚀刻工艺以形成接触孔。以这种方式，蚀刻处理被简化，薄膜晶体管Q免遭(或至少减少)损坏，并且可靠性被维持或改善。
尽管已将一个或多个示例性实施例描述成缓冲材料层BL在除与薄膜晶体管Q重叠的区域之外的区域中被移除，示例性实施例不局限于此或者不受此限制。例如，在一个或多个示例性实施例中，另一薄缓冲材料层可被形成在基板110上，以保护薄膜晶体管的各个部分。这样，即使利用相对低的1:5至1:20的蚀刻选择率代替上述相对高的40:1的蚀刻选择率，接触孔也可被形成而不损坏薄膜晶体管。
图16和图17是根据一个或多个示例性实施例的薄膜晶体管阵列面板在各个制造阶段的截面图。为了便于说明和描述，将参考图3和图4的薄膜晶体管描述制造薄膜晶体管的工艺。结合图16和图17描述的制造工艺类似于图7至图15的制造工艺。这样，重复的描述将被省略以避免模糊本文中所描述的示例性实施例。下面将描述主要区别。
结合图16和图17描述的制造工艺可利用结合图7至图10描述的制造工艺步骤。然而，如图16所示，部分被灰化的掩模图案M'被形成。掩模图案M'的侧边缘可被形成在与栅电极124的侧边缘对应的虚线L1处。然而，示例性实施例不局限于形成掩模图案M'的灰化方法或者不受形成掩模图案M'的灰化方法限制。例如，氧等离子体处理可被使用，任何其它合适的制造工艺也可被使用。
参考图17，通过附加的蚀刻工艺，在虚线L1和虚线L2之间提供的栅绝缘层图案140P被移除以形成栅绝缘层140。以这种方式，栅绝缘层140的侧边缘可与栅电极124的侧边缘对应(或对齐)。也就是说，栅电极124和栅绝缘层140在方向1上的宽度可基本彼此对应，并且栅电极124和栅绝缘层140可具有基本彼此相同的平面形状。为此，在虚线L2和虚线L3之间提供的第一氧化物半导体图案154P1被移除以形成第二氧化物半导体图案154P2。布置在虚线L3之间的区域外部的区域中的缓冲材料层BL被移除以形成缓冲层111。缓冲层111被提供在与第一氧化物半导体图案154P1重叠的区域中。
根据一个或多个示例性实施例，缓冲材料层BL的提供在与第二氧化物半导体图案154P2重叠的区域中的部分不被移除以形成具有第一确定厚度的第一区域111a。在用于移除第一氧化物半导体图案154P1的工艺中，缓冲材料层BL的提供在虚线L2和虚线L3之间的部分根据蚀刻选择率被移除。以这种方式，缓冲层111的第二区域111b被形成为比缓冲层111的第一区域111a薄。
掩模图案M'被移除，并且结合图16和图17所描述的制造工艺可包括结合图13至图15所描述的制造工艺步骤。
参考图16和图17用于制造薄膜晶体管阵列面板的方法通过第一蚀刻形成栅电极和栅绝缘层图案，掩模图案的部分被灰化，并且与栅电极对应形成的栅绝缘层使用灰化的掩模图案被形成。此外，第二氧化物半导体图案可使用栅绝缘层图案被形成，并且缓冲层可使用第一氧化物半导体图案被形成。
图18和图19是根据一个或多个示例性实施例的薄膜晶体管阵列面板在各个制造阶段的截面图。为了便于说明和描述，将参考图5和图6的薄膜晶体管描述制造薄膜晶体管的工艺。结合图18和图19描述的制造工艺类似于图7至图15的制造工艺。这样，重复的描述将被省略以避免模糊本文中所描述的示例性实施例。下面将描述主要区别。
结合图16和图17描述的制造工艺可利用结合图7至图10描述的制造工艺步骤。然而，如图18所示，掩模图案M"的一部分被灰化以便掩模图案M"的侧边缘可被提供在与栅电极124的侧边缘对应的虚线L1和与栅绝缘层图案140P的侧边缘对应的虚线L2之间。然而，示例性实施例不局限于形成掩模图案M"的灰化方法或者不受形成掩模图案M"的灰化方法限制。例如，氧等离子体处理可被使用，任何其它合适的制造工艺也可被使用。
参考图19，当使用灰化的掩模图案M"执行附加蚀刻时，栅绝缘层图案140P的形成在掩模图案M"的对应的侧边缘和虚线L2之间的侧边缘被移除，以产生与灰化掩模图案M"的侧边缘对应地形成的栅绝缘层140。第一氧化物半导体图案154P1的提供在虚线L2和虚线L3之间的部分被移除以产生第二氧化物半导体图案154P2。提供在虚线L3之间布置的区域外部的缓冲材料层BL被移除，以形成与光阻挡层172重叠的缓冲层111。缓冲层111被提供在与第一氧化物半导体图案154P1重叠的区域中，并且缓冲材料层BL与数据线171重叠的部分被移除。以这种方式，根据一个或多个示例性实施例，缓冲层111可与数据线171不重叠。
缓冲材料层BL的提供在与第二氧化物半导体图案154P2重叠的区域中的部分不被移除以形成具有第一确定厚度的第一区域111a。缓冲材料层BL的提供在虚线L2和虚线L3之间的部分在用于移除第一氧化物半导体图案154P1的工艺期间以蚀刻选择率被部分地移除。以这种方式，缓冲层111的第二区域111b被形成为比缓冲层111的第一区域111a薄。此外，栅绝缘层140的侧边缘可被布置经过(例如，延伸超出)栅电极124的侧边缘。也就是说，栅电极124的宽度可小于栅绝缘层140的宽度。
掩模图案M"被移除，并且结合图18和图19所描述的制造工艺可包括结合图13至图15所描述的制造工艺步骤。
参考图18和图19用于制造薄膜晶体管阵列面板的方法包括：通过使用掩模图案的第一蚀刻工艺形成栅电极和栅绝缘层图案；以及通过使用部分灰化掩模的第二蚀刻工艺形成具有比栅电极大的宽度的栅绝缘层。制造方法可包括：使用栅绝缘层图案形成第二氧化物半导体图案；以及使用第一氧化物半导体图案形成缓冲层。以这种方式，掩模图案的灰化量可小于图16和图17的掩模图案的灰化量。参考图18和图19所描述的灰化掩模图案M"在第一方向上的宽度可大于参考图16和图17所描述的灰化掩模图案M'在第一方向上的宽度。
根据一个或多个示例性实施例，薄膜晶体管阵列面板可被形成为包括薄膜晶体管。薄膜晶体管阵列的薄膜晶体管可具有改善的可靠性，其可改善包括薄膜晶体管阵列面板的设备的可靠性。此外，薄膜晶体管可被形成在更狭窄的区域中，使包括薄膜晶体管阵列的显示设备能够具有改善的开口率和充电率。根据用于制造薄膜晶体管阵列面板的方法，可提供简化的制造工艺，并且可防止(或者至少减少)在制造工艺期间可另外发生的对薄膜晶体管的损害。
尽管本文已经描述了特定示例性实施例和实现，但是其它实施例和修改将从该描述中显而易见。因此，本发明构思不局限于这样的实施例，而是受限于所提供的权利要求的更广范围以及各种明显的修改和等同布置。

Claims (10)

1.一种薄膜晶体管阵列面板，包括：
基板；
布置在所述基板上的数据线；
布置在所述基板上的缓冲层，所述缓冲层与所述数据线隔开；
布置在所述缓冲层上的薄膜晶体管，所述薄膜晶体管包括氧化物半导体层；以及连接到所述薄膜晶体管的像素电极，
其中所述缓冲层包括：
与所述氧化物半导体层重叠的第一区域；以及
从所述第一区域延伸的第二区域，所述第二区域比所述第一区域薄。
2.根据权利要求1所述的薄膜晶体管阵列面板，进一步包括：
与所述数据线布置在同一层上的光阻挡层，所述光阻挡层与所述薄膜晶体管重叠，其中，所述缓冲层与所述光阻挡层重叠。
3.根据权利要求2所述的薄膜晶体管阵列面板，其中所述薄膜晶体管进一步包括：
与所述氧化物半导体层布置在同一层上的源电极，所述源电极被连接到所述氧化物半导体层的第一侧；
与所述氧化物半导体层布置在所述同一层上的漏电极，所述漏电极被连接到所述氧化物半导体层的第二侧；以及
与所述氧化物半导体层重叠的栅电极。
4.根据权利要求3所述的薄膜晶体管阵列面板，其中所述源电极和所述漏电极包括从所述氧化物半导体层还原的材料。
5.根据权利要求3所述的薄膜晶体管阵列面板，其中所述第一区域与所述氧化物半导体层、所述源电极和所述漏电极重叠。
6.根据权利要求3所述的薄膜晶体管阵列面板，进一步包括：
布置在所述氧化物半导体层和所述栅电极之间的栅绝缘层，
其中：
所述数据线在第一方向上延伸；并且
所述栅绝缘层在所述第一方向上的宽度大于所述栅电极在所述第一方向上的宽度。
7.一种薄膜晶体管阵列面板，包括：
基板；
布置在所述基板上的数据线；
布置在所述基板上并且在平面图中与所述数据线隔开的缓冲层；
布置在所述缓冲层上的薄膜晶体管，所述薄膜晶体管包括氧化物半导体层；
连接到所述薄膜晶体管的像素电极；以及
与所述数据线布置在同一层上的光阻挡层，所述光阻挡层与所述薄膜晶体管重叠，其中，所述缓冲层与所述光阻挡层重叠，并且
其中：
所述缓冲层包括第一区域和第二区域；
所述第一区域和所述第二区域的厚度不同；并且
所述第二区域与所述光阻挡层的边缘重叠。
8.根据权利要求7所述的薄膜晶体管阵列面板，其中所述薄膜晶体管进一步包括：
与所述氧化物半导体层布置在同一层上的源电极，所述源电极被连接到所述氧化物半导体层的第一侧；
与所述氧化物半导体层布置在所述同一层上的漏电极，所述漏电极被连接到所述氧化物半导体层的第二侧；以及
与所述氧化物半导体层重叠的栅电极，并且
其中，所述源电极和所述漏电极包括从所述氧化物半导体层还原的材料。
9.根据权利要求8所述的薄膜晶体管阵列面板，其中所述第一区域与所述氧化物半导体层、所述源电极和所述漏电极重叠。
10.根据权利要求8所述的薄膜晶体管阵列面板，进一步包括：
布置在所述氧化物半导体层和所述栅电极之间的栅绝缘层，
其中：
所述数据线在第一方向上延伸；并且
所述栅绝缘层在所述第一方向上的宽度大于所述栅电极在所述第一方向上的宽度。
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