CN107170710A - 阵列基板的制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 38
- 239000010410 layer Substances 0.000 claims abstract description 221
- 239000004020 conductor Substances 0.000 claims abstract description 58
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 49
- 238000009413 insulation Methods 0.000 claims abstract description 42
- 238000002161 passivation Methods 0.000 claims abstract description 42
- 239000012044 organic layer Substances 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 230000009977 dual effect Effects 0.000 claims abstract description 16
- 238000001039 wet etching Methods 0.000 claims description 10
- MRNHPUHPBOKKQT-UHFFFAOYSA-N indium;tin;hydrate Chemical compound O.[In].[Sn] MRNHPUHPBOKKQT-UHFFFAOYSA-N 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 238000003384 imaging method Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000010181 polygamy Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
本发明提供一种阵列基板的制备方法，包括：提供基板；在所述基板上形成栅绝缘层；在所述栅绝缘层上形成第一钝化层；在所述第一钝化层上形成有机层；在所述有机层上形成第一导体层；在所述第一导体层上沉积光刻胶；以所述光刻胶和所述第一导体层为双重掩模刻蚀所述有机层。本发明提供的阵列基板的制备方法，以光刻胶和导体层制成的硬掩模层为双重掩模进行刻蚀，降低了刻蚀难度，减少了对光刻胶的依赖，降低了工艺复杂性。
Description
技术领域
本发明涉及显示装置技术领域，尤其涉及一种阵列基板的制备方法。
背景技术
在现有的阵列基板的制备工艺中，需要对多个膜层进行刻蚀。图1示出根据现有技术的制备方法制备的阵列基板的结构示意图。如图1所示，需要同时蚀刻栅绝缘层2、第一钝化层3和第二钝化层10这三层膜层，由于这三层膜层的厚度较厚，刻蚀难度较大，需要较厚的光刻胶层作为掩模，这对于曝光显影以及刻蚀工艺都会是很大的挑战，不但对光刻胶的依赖性高，还会出现曝光不彻底导致光刻胶残留，刻蚀时间长光刻胶易碳化形成侧墙等问题，导致工艺不良。而且现有技术中采用同时蚀刻栅绝缘层、第一钝化层和第二钝化层的方法，需要首先对其中的树脂层6进行曝光显影工艺，在树脂层6中形成开口9，以使得第一钝化层3与第二钝化层10接触。这需要一道掩模以形成开口9，增加了工艺的复杂度。
发明内容
鉴于现有技术中的上述问题，本发明的目的在于提供一种阵列基板的制备方法，能够降低刻蚀难度，减少刻蚀对光刻胶的高依赖性，降低工艺复杂度。
本发明的实施例提供一种阵列基板的制备方法，包括：提供基板；在所述基板上形成栅绝缘层；在所述栅绝缘层上形成第一钝化层；在所述第一钝化层上形成有机层；在所述有机层上形成第一导体层；在所述第一导体层上沉积光刻胶；以所述光刻胶和所述第一导体层为双重掩模刻蚀所述有机层。
所述阵列基板的制备方法还包括以所述光刻胶和所述第一导体层为双重掩模刻蚀所述有机层、所述第一钝化层和所述栅绝缘层。
其中，以所述光刻胶和所述第一导体层为双重掩模刻蚀所述有机层、所述第一钝化层和所述栅绝缘层包括：采用半色调掩模工艺，通过湿法刻蚀将所述第一导体层制成硬掩模层，以所述光刻胶和所述硬掩模层作为双重掩模刻蚀所述有机层、所述第一钝化层和所述栅绝缘层。
所述阵列基板的制备方法还包括在所述基板上形成栅绝缘层之前，在所述基板上形成栅极层，在所述栅极层之上形成所述栅绝缘层，然后在所述栅绝缘层上形成源漏层，在所述源漏层上形成所述第一钝化层。
所述的阵列基板制备方法还包括在形成所述栅绝缘层之前，在所述基板上形成源漏层，然后再形成栅绝缘层，之后在所述栅绝缘层上形成栅极层，在所述栅极层上形成第一钝化层。
其中，所述栅极层和所述源漏层包括金属钼。
其中，所述有机层包括树脂。
其中，所述第一导体层包括氧化铟锡，用作公共电极。
所述阵列基板的制备方法还包括去除所述光刻胶层，在所述硬掩模层上形成第二钝化层，在所述第二钝化层上形成第二导体层。
所述阵列基板的制备方法还包括在去除所述光刻胶层之前灰化所述光刻胶层。
其中，所述第二导体层包括氧化铟锡，用作像素电极。
本发明提供的阵列基板的制备方法，以光刻胶和导体层制成的硬掩模层为双重掩模对栅绝缘层和钝化层进行刻蚀，降低了刻蚀难度，减少了对光刻胶的依赖，降低了工艺复杂性。
附图说明
图1示出根据现有技术中的制备方法制备阵列基板的结构示意图。
图2至图4示出根据本发明实施例一的制备阵列基板的工艺流程图。
图5至图11示出根据本发明实施例二的制备阵列基板的工艺流程图。
图12至图14示出根据本发明实施例三的制备阵列基板的工艺流程图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
本实施例提供一种阵列基板的制备方法。
图2至图4示出根据本实施例的制备阵列基板的工艺流程图。根据本实施例的阵列基板的制备方法包括以下步骤。
首先，如图2所示，提供基板101；在基板101上形成栅极层102；在栅极层102上形成栅绝缘层103；在栅绝缘层103上形成源漏层104，然后再形成第一钝化层105；在第一钝化层105上形成有机层106，所述有机层106主要包括树脂；在所述有机层106上形成第一导体层107，所述第一导体层107可以为导电氧化物，例如氧化铟锡(ITO)等，第一导体层107用作公共电极；在所述第一导体层107上形成光刻胶层108；通过曝光显影在所述光刻胶层108中形成开口。
接下来，如图3所示，利用半色调(half tone)掩模工艺，通过湿法刻蚀的方式在第一导体层107中形成开口图案109，将第一导体层107制成硬掩模。该开口图案109暴露出第一导体层107之下的有机层106。具有开口图案109的第一导体层107将用做下一步骤中的硬掩模层。
接下来采用光刻胶层108和第一导体层107为双重掩模，对有机层106进行刻蚀，得到如图4所示的结构，在有机层106中形成开口图案115，然后再形成第二钝化层，之后对第二钝化层、第一钝化层和栅绝缘层进行一次刻蚀。在这种实施方式中，光刻胶层108和第一导体层107为掩模仅刻蚀有机层会降低刻蚀难度，并且由于光刻胶层108只需承受对有机层206进行干刻的损失，这就减轻了半色调(half tone)掩模工艺的要求。
在本实施例中，采用半色调掩模工艺，通过湿法刻蚀将阵列基板制备过程中本来就需要制备的导体层制作成硬掩模层，降低了工艺复杂度，节约了成本。
图2至图4示出了本实施例是制备底栅结构的阵列基板，但这种工艺同样可以用于顶栅结构的阵列基板。
实施例二
本实施例提供一种阵列基板的制备方法，该实施例是以制备底栅结构的阵列基板为例来说明本发明所提供的阵列基板的制备方法。
以图5至图11示出根据本实施例的制备阵列基板的工艺流程图。根据本实施例的阵列基板的制备方法包括以下步骤。
首先，如图5所示，提供基板201；在基板201上形成栅极层202；在栅极层202上形成栅绝缘层203；在栅绝缘层203上形成源漏层204，然后再形成第一钝化层205；在第一钝化层205上形成有机层206，所述有机层206主要包括树脂；在所述有机层206上形成第一导体层207，所述第一导体层207可以为导电氧化物，例如氧化铟锡(ITO)等，第一导体层207用作公共电极；在所述第一导体层207上形成光刻胶层208；通过曝光显影在所述光刻胶层208中形成开口。
接下来，如图6所示，利用半色调(half tone)掩模工艺，通过湿法刻蚀的方式在第一导体层207中形成开口图案209，将第一导体层207制成硬掩模。该开口图案209暴露出第一导体层207之下的有机层206。具有开口图案209的第一导体层207将用做下一步骤中的硬掩模层。
为了减少湿法刻蚀中刻蚀液对栅极层和源漏层的影响，在前述的栅极层202和源漏层204的形成中，采用的材料是金属钼(Mo)。
然后，如图7所示，以光刻胶层208和第一导体层207为双重掩模，对有机层206、第一钝化层205和栅绝缘层203进行一次刻蚀，例如可以采用干法刻蚀，得到开口图案210。在此步骤中，由于有机层206的成分主要是树脂，更加易于被刻蚀，刻蚀的各向异性差，形成的特征尺寸偏差(CD Bias)比第一钝化层205和栅绝缘层203的偏差要大，但是有机层206位于上层，不会影响后继膜层的搭接。对光刻胶层208进行剥离处理，由于之前刻蚀有机层206、第一钝化层205和栅绝缘层203的过程中光刻胶经历了较长时间的干刻，光刻胶的剥离会比较困难。为了防止光刻胶的残留，在剥离光刻胶之前对光刻胶进行灰化处理再进行剥离，得到如图8所示的结构，保留的部分光刻胶层208覆盖部分第一导体层207。
通过湿法腐蚀的方法去除未被光刻胶层208覆盖的第一导体层207，得到如图9所示的结构。
然后去除光刻胶层208，形成第二钝化层211的图案结构，得到如图10所示的结构。
最后，在第二钝化层211的图案结构上形成第二导体层217，得到如图11所示的结构，这里的第二导体层217用作像素电极，所述第二导体层217可以为导电氧化物，例如氧化铟锡(ITO)等。
在本实施例中，采用半色调掩模工艺，通过湿法刻蚀将阵列基板制备过程中本来就需要制备的导体层制作成硬掩模层，以光刻胶和制成的硬掩模层为双重掩模对栅绝缘层和钝化层进行刻蚀，降低了刻蚀难度，减少了对光刻胶的依赖。同时节约了传统工艺中在有机层中形成开口所需要的一道掩模工艺，降低了工艺复杂性。
实施例三
本实施例提供另一种阵列基板的制备方法，该实施例是以制备顶栅结构的阵列基板为例来说明本发明所提供的阵列基板的制备方法。
图12至图14示出根据本实施例的制备阵列基板的工艺流程图。根据本实施例的阵列基板的制备方法包括以下步骤。
首先，如图12所示，提供基板301；在基板301上形成遮光层313和缓冲层314；在缓冲层314上形成源漏层304；在源漏层304上形成栅绝缘层303；在栅绝缘层303上形成栅极层302，然后第一钝化层305；在第一钝化层305上形成有机层306，所述有机层306主要包括树脂；在所述有机层306上形成第一导体层307，所述第一导体层307可以为导电氧化物，例如氧化铟锡(ITO)等，第一导体层307用作公共电极；在所述第一导体层307上形成光刻胶层308；通过曝光显影在所述光刻胶层308中形成开口。
接下来，如图13所示，利用半色调(half tone)掩模工艺，通过湿法刻蚀的方式在第一导体层307中形成开口图案309，将第一导体层307制成硬掩模。该开口图案309暴露出第一导体层307之下的有机层306。具有开口图案309的第一导体层307将用做下一步骤中的硬掩模层。
然后，如图14所示，以光刻胶层308和第一导体层307为双重掩模，对有机层306、第一钝化层305和栅绝缘层303进行一次刻蚀，得到开口图案310。在此步骤中，由于有机层306的成分主要是树脂，更加易于被刻蚀，刻蚀的各向异性差，形成的特征尺寸偏差(CD Bias)比第一钝化层305和栅绝缘层303大，但是有机层306位于上层，不会影响后继膜层的搭接。
下面的步骤与实施例二中所述描述的后继步骤相同，在此不再赘述。
在本实施例中，与实施例二不同的是栅极层形成在栅绝缘层之上，同样是采用半色调掩模工艺，通过湿法刻蚀将阵列基板制备过程中本来就需要制备的导体层制作成硬掩模层，以光刻胶和制成的硬掩模层为双重掩模对栅绝缘层和钝化层进行刻蚀，降低了刻蚀难度，减少了对光刻胶的依赖。同时节约了传统工艺中在有机层中形成开口所需要的一道掩模工艺，降低了工艺复杂性。
注意，上述仅为本发明的较佳实施例及所运用技术的原理。本领域技术人员应当理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求决定。
Claims (10)
1.一种阵列基板的制备方法，包括：
提供基板；
在所述基板上形成栅绝缘层；
在所述栅绝缘层上形成第一钝化层；
在所述第一钝化层上形成有机层；
在所述有机层上形成第一导体层；
在所述第一导体层上沉积光刻胶；
以所述光刻胶和所述第一导体层为双重掩模刻蚀所述有机层。
2.如权利要求1所述的阵列基板的制备方法，还包括以所述光刻胶和所述第一导体层为双重掩模刻蚀所述有机层、所述第一钝化层和所述栅绝缘层。
3.如权利要求2所述的阵列基板的制备方法，其中以所述光刻胶和所述第一导体层为双重掩模刻蚀所述有机层、所述第一钝化层和所述栅绝缘层包括：采用半色调掩模工艺，通过湿法刻蚀将所述第一导体层制成硬掩模层，以所述光刻胶和所述硬掩模层作为双重掩模刻蚀所述有机层、所述第一钝化层和所述栅绝缘层。
4.如权利要求1或2所述的阵列基板的制备方法，还包括在所述基板上形成栅绝缘层之前，在所述基板上形成栅极层，在所述栅极层之上形成所述栅绝缘层，然后在所述栅绝缘层上形成源漏层，在所述源漏层上形成所述第一钝化层。
5.如权利要求1或2所述的阵列基板的制备方法，还包括在形成所述栅绝缘层之前，在所述基板上形成源漏层，然后再形成栅绝缘层，之后在所述栅绝缘层上形成栅极层，在所述栅极层上形成所述第一钝化层。
6.如权利要求4或5所述的阵列基板的制备方法，其中所述栅极层和所述源漏层包括金属钼。
7.如权利要求1或2所述的阵列基板的制备方法，其中所述第一导体层包括氧化铟锡，用作公共电极。
8.如权利要求2所述的阵列基板的制备方法，所述阵列基板的制备方法还包括：去除所述光刻胶层，在所述硬掩模层上形成第二钝化层，在所述第二钝化层上形成第二导体层。
9.如权利要求8所述的阵列基板的制备方法，还包括：在去除所述光刻胶层之前灰化所述光刻胶层。
10.如权利要求8所述的阵列基板的制备方法，其中所述第二导体层包括氧化铟锡，用作像素电极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710448475.0A CN107170710B (zh) | 2017-06-14 | 2017-06-14 | 阵列基板的制备方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710448475.0A CN107170710B (zh) | 2017-06-14 | 2017-06-14 | 阵列基板的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107170710A true CN107170710A (zh) | 2017-09-15 |
| CN107170710B CN107170710B (zh) | 2020-02-07 |
Family
ID=59818533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710448475.0A Active CN107170710B (zh) | 2017-06-14 | 2017-06-14 | 阵列基板的制备方法 |
Country Status (1)
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|---|---|
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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