CN107112368A - 用于非易失性存储器的高电压架构 - Google Patents

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Abstract

公开了一种在擦除操作期间擦除存储器设备的非易失性存储器(NVM)单元的方法。擦除包括将第一HV信号(VPOS)应用于共源极线(CSL)。在NVM单元的扇区的NVM单元之间共用CSL。第一HV信号高于电源的最高电压。擦除还包括将第一HV信号应用于局部位线(BL)。

Description

用于非易失性存储器的高电压架构
相关申请
本申请是2015年9月18日提交的美国专利申请第14/858,886号的国际申请，该美国专利申请要求于2015年6月15日提交的美国临时申请第62/175,917号的权益，这两个申请在此通过引用并入。
背景
非易失性存储器设备当前广泛应用在当电力不可用时要求信息保留的电子组件中。非易失性存储设备可以包括只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)和电可擦除可编程只读存储器(EEPROM)设备。一些存储器阵列利用可以包括电荷俘获层的栅极结构和晶体管。电荷俘获层可以被编程为基于施加至存储器阵列或被存储器阵列接收的电压来储存数据。
附图简述
本公开在附图的图中通过示例而非通过限制的方式被说明。
图1是示出根据实施例的非易失性存储器系统的框图。
图2A示出了根据一个实施例的在擦除操作期间非易失性存储器阵列的选定扇区。
图2B示出了根据一个实施例的在擦除操作期间非易失性存储器阵列的取消选定扇区。
图3A示出了根据一个实施例的在编程操作期间非易失性存储器阵列的选定扇区。
图3B示出了根据另一实施例的在编程操作期间非易失性存储器阵列的取消选定扇区。
图4A示出了根据一个实施例的在读取操作期间非易失性存储器阵列的选定扇区。
图4B示出了根据另一实施例的在读取操作期间非易失性存储器阵列的取消选定扇区。
图5是示出根据一个实施例的用于在非易失性存储器设备上执行擦除、编程和读取操作的电压偏置的表。
图6是示出根据实施例的在非易失性存储器单元上执行的不同操作的流程图。
图7是根据实施例的共源极线驱动器的电路原理图。
图8是根据实施例的字线驱动器的电路原理图。
图9是根据实施例的高电压页锁存器的电路原理图。
图10A是根据一个实施例的高电压页锁存器的电路原理图。
图10B是根据另一个实施例的高电压页锁存器的电路原理图。
图11示出了根据另一实施例的高电压页锁存器的电路原理图。
图12示出了根据另一实施例的扇区选择电路的电路原理图。
图13是示出根据另一实施例的非易失性存储器系统的框图。
详细描述
高电压(HV)信号可在非易失性存储器(NVM)设备(诸如闪存或相变存储器)的操作中使用。HV信号可以是高于NVM设备的电源的最高电压或低于NVM设备的接地供应(groundsupply)的最低电压的电压信号。例如，当NVM设备的电源的范围从0V(例如,最低电压)到1.2V(例如，最高电压)时，可能需要8.3伏(V)的HV信号来对NVM单元进行编程。被应用到NVM设备中的一些晶体管的HV信号可能导致那些晶体管在安全工作区(SOA)之外操作，这又可能导致对晶体管和NVM设备的损坏。可以由允许晶体管满足寿命可靠性规范的晶体管的不同端子(例如，栅极至漏极、栅极至源极、栅极至本体或源极至漏极)之间的一组电压差和/或其中晶体管可被偏置而不损坏晶体管的晶体管的不同端子之间的一组电压差来定义安全工作区。例如，为了留在SOA中，某些晶体管的栅极至漏极电压可能不会超过3.6V。电路设计人员必须非常小心以控制NVM设备中HV信号的应用，以使得晶体管保留在SOA中，并避免晶体管损坏。
一些NVM阵列可使用专用源极线(DSL)架构。DSL架构可以包括用于NVM阵列中的NVM单元的每列(或NVM阵列的NVM扇区中的NVM单元的每列)的专用源极线。共源极线(CSL)架构允许在NVM单元的多个行和/或列之间的共用源极线。例如，CSL架构可以在NVM单元的扇区中的基本上所有NVM单元之间共用CSL。在其他示例中，CSL架构可以在NVM阵列中的基本上所有NVM单元之间或在NVM扇区或阵列中的NVM单元的一个或更多个行和/或两个或更多个列之间共用CSL。CSL架构的实现允许用于每个存储器单元的硅面积的减少。在存储器设备中实现CSL架构的设计人员可能需要特别注意控制高电压信号的应用并保持晶体管的SOA。
本公开解决了控制应用到实现CSL架构的NVM设备的高电压信号的上述和其它缺陷。
在一个实施例中，NVM单元被耦合到与扇区的NVM单元共用的CSL。NVM单元可以是能够存储单个数据值(例如，单个位，诸如逻辑“0”或逻辑“1”)的存储器单元。扇区或NVM扇区可以是包含多个NVM单元(即，NVM单元的多个行和NVM单元的多个列)的NVM阵列的块。存储器阵列可以包括一个或更多个扇区。高电压控制电路控制多个电压信号，包括HV信号和低电压(LV)信号，用于在保持NVM设备的晶体管的SOA的同时的NVM单元的操作(例如，预编程操作、擦除操作、编程操作或读取操作)。
图1是示出根据实施例的非易失性存储器系统的框图。NVM系统100可包括经由地址总线106、数据总线108和控制总线110耦合到NVM设备102的处理设备104。本领域技术人员将认识到，NVM系统100已经出于说明的目的被简化并且不被认定是完整的描述。具体地，本文没有详细描述处理设备104、行解码器114、列解码器118、读出放大器122以及命令和控制电路124的细节。应当认识到，NVM系统100可以包括图1所示的全部、一些或更多个组件。
也称为电源的外部电源150被耦合到NVM设备102。外部电源150可以是NVM设备102外部的电源，并且可被NVM设备102用于生成高于外部电源150的最高电压或低于外部电源150的最低电压(例如,接地电压)的HV信号。例如，外部电源150可以供应0V至1.2V的电压。HV信号可以低于0V或高于1.2V。出于说明而非限制的目的，以下附图将被描述为具有0V到1.2V的外部电源电压，除非另有说明。应当认识到，也可以提供不同的电源电压范围，例如，0V至3V。
处理设备104可驻留在共同载体衬底上，诸如，例如集成电路(“IC”)管芯衬底、多芯片模块衬底等。可选地，处理设备104的组件可以是一个或更多个独立的集成电路和/或分立组件。在一个示例性实施例中，处理设备104是片上可编程系统处理设备，由加利福尼亚州圣何塞市的Cypress半导体公司开发。可选地，处理设备104可以是由本领域普通技术人员已知的一个或更多个其他处理设备，诸如微处理器或中央处理单元、控制器、专用处理器、数字信号处理器(“DSP”)、专用集成电路(“ASIC”)、现场可编程门阵列(“FPGA”)等等。
NVM设备102如下文所述地包括诸如NVM阵列的存储器阵列112，其被组织成非易失性存储器单元的行和列(未在此图中显示)。存储器阵列112经由多条选择线和读取线(至少一条选择线和一条读取线对应存储器阵列的每一行)被耦合到行解码器114和/或命令和控制电路124。存储器阵列112还经由多条位线120(每一条对应存储器阵列的每一列)被耦合到列解码器118。应当认识到，CSL可以被实现为多个选择线和读取线和/或多个位线的一部分。存储器阵列112可以经由列解码器118被耦合到多个读出放大器122，以从其读取多位字。NVM设备102还包括命令和控制电路124，以从处理设备104接收信号，并将信号发送到行解码器114、控制列解码器118、读出放大器122，控制扇区选择电路140，并控制被应用到存储器阵列112的HV信号。命令和控制电路124包括高电压控制电路126，以生成和控制用于NVM设备102的操作的HV信号，其可以通过高电压控制电路126路由到列解码器118、读出放大器122和/或扇区选择器电路140。高电压控制电路126在预编程、擦除、编程和读取操作期间运行以将适当的电压(包括HV信号和LV信号)施加于存储器单元。
命令和控制电路124可以被配置为通过向第一行中的第一选择线施加电压来选择存储器阵列112的第一行以用于编程操作，并且通过向第二行中的第二选择线施加另一电压来取消选择存储器阵列的第二行。命令和控制电路124还可以被配置为通过向第一列中的第一位线施加电压来控制列解码器118选择第一行中的存储器单元以进行编程，并且通过向第二列中的第二位线施加另一电压来禁止第一行中的未选定存储器单元进行编程。命令和控制电路124(特别是高电压控制电路126)可以进一步被配置为向一条或更多条共源极线施加电压，如下文所述这些共源极线可以被耦合到被包括在存储器单元阵列112中的存储器单元。
NVM设备102可以是被配置为在各种低功率和非易失性环境中储存数据值的储存设备。例如，NVM设备102可以被包括于小面积闪存中，该闪存可以在诸如智能卡或银行卡的设备或系统中实现。因此，在本文所公开的存储器设备(诸如NVM设备102)可以被实施以具有相对较小的面积，其可以使用先进的处理节点(诸如65nm的节点或更小的节点)进行制造。此外，如下面更详细地讨论的，NVM设备102可以包括被配置为存储数据值的各种存储器单元(未示出)。存储器单元可以用共源极线来实现，以减小每一个存储器单元的总占用面积。每个存储器单元也可以与Fowler-Nordheim编程技术兼容。
存储器阵列112可以包括一个或更多个NVM扇区，诸如扇区A 131至扇区N 132。每个扇区可以具有NVM单元的任何数量的行和列，例如4096列和256行。行可以包括水平布置的多个NVM单元。列可以包括垂直布置的多个NVM单元。存储器阵列112可以使用由存储器阵列112的所有扇区共用的全局位线(GBL)。存储器阵列112的每列可以具有GBL。例如，由所有扇区(例如，扇区A 131至扇区N 132)共用的对于列0的特定GBL将被耦合到所有扇区的列0中的存储器阵列112的每行。在编程操作和擦除操作期间而不是在读取操作期间，GBL被配置为向存储器阵列112的扇区提供HV信号。
存储器阵列112可以使用扇区选择电路140来将GBL耦合到特定扇区的列的相关联的位线(BL)。扇区中的每列可以具有特定于该扇区的相关联的BL，其不被其他扇区共用。扇区中的每列可以具有扇区选择电路140，以选择性地将GBL耦合到相关联的BL。例如，用于扇区A 131的列0的扇区选择电路140可以被用作开关，以在擦除操作和编程操作期间将存储器阵列112的列0的GBL上的电压信号耦合到用于扇区A 131的列0的BL。
在读取操作期间，存储器阵列112还可以使用扇区选择电路140将扇区中的NVM单元的列耦合到读出放大器122。例如，在读取操作期间，用于扇区A 131的列0的扇区选择电路140可以被用作开关，以将扇区A的列0的NVM单元耦合到读出放大器122。
应当认识到，存储器阵列的术语“行”和“列”出于说明而不是限制的目的被使用。在一个实施例中，行通常被水平布置，并且列通常被垂直布置。在另一个实施例中，可以以任何取向布置存储器阵列112的行和列。
在一个实施例中，NVM单元可以是双晶体管(2T)存储器单元。在2T存储器单元中，一个晶体管可以是存储晶体管，而另一个晶体管可以是传输晶体管。在其他实现中，NVM单元可以包括另一数量的晶体管，诸如单个存储晶体管(1T)。以下将关于至少图2A-图4B讨论NVM单元，诸如图2A的NVM单元201和204。
可以使用电荷俘获存储晶体管来实现存储器阵列112。可以实现电荷俘获存储晶体管，以利用包括电荷俘获层的晶体管和栅极结构。电荷俘获层可以是用于俘获电荷的绝缘体。电荷俘获层可以被编程为基于施加至存储器阵列112或被存储器阵列112接收的电压来储存数据。以此方式，存储器阵列112可以包括按行和列布置的各种不同的存NVM单元，并且每一个NVM单元可以能够储存至少一个数据值(例如，位)。电压可以被施加到NVM单元的每个，以对NVM单元编程(例如，编程操作-储存逻辑"1")、擦除NVM单元(例如，擦除操作-储存逻辑"0")或读取NVM单元(例如，读取操作)。
在一个实施例中，可以使用不同的材料来实现电荷俘获存储晶体管。电荷俘获存储晶体管的一个示例是硅-氧化物-氮化物-氧化物-硅(SONOS)型晶体管。在SONOS型晶体管中，存储晶体管的电荷俘获层可以是氮化物层，诸如氮化硅层。此外，电荷俘获层还可以包括其他电荷俘获材料，诸如氮氧化硅、氧化铝、氧化铪、氧化铪铝、氧化锆、硅酸铪、硅酸锆、氮氧化铪、氧化铪锆、氧化镧和高K层。电荷俘获层可以被配置为可逆地俘获或保留从存储晶体管的通道注入的载流子或空穴，并且可以具有基于施加到NVM单元的电压可逆地变化、修改或改变的一个或更多个电特性。在另一个实施例中，可以使用不同类型的电荷俘获存储晶体管。出于说明而非限制的目的，将关于SONOS型晶体管描述本公开中的NVM单元的操作。应当认识到，可以使用本文的公开内容来实现其他类型的NVM晶体管。
图2A示出了根据一个实施例的在擦除操作期间非易失性存储器阵列的选定扇区。NVM扇区200示出了在擦除操作期间施加到选定扇区的各种偏置电压电平。选定扇区可以是为特定操作选择的存储器阵列的扇区，在本案例中用于擦除操作。在擦除操作期间，可以擦除扇区的NVM单元的一行或更多行以读取逻辑“0”。同样在擦除操作期间，可以不擦除选定扇区的NVM单元的一行或更多行(例如，选定扇区的取消选定行)。
NVM扇区200包含两行，第一行包含NVM单元201，且第二行包含NVM单元204。NVM扇区200包含一列。NVM扇区200还包含用于列的扇区选择电路140。多列NVM扇区的每列可以具有扇区选择电路。扇区选择电路140包括三个晶体管241、242、243。应当认识到，为了说明而非限制的目的，NVM扇区200被示为具有两行和一列。NVM扇区可以包括与图2A所示相同、更多或更少的列和相同或更多的列。还应当认识到，为了说明而非限制的目的，扇区选择电路140被示出为NVM扇区200的一部分。在另一示例中，扇区选择电路140可以不是NVM扇区200的一部分。
NVM扇区200示出了多个水平(行)信号线和多个垂直(列)信号线。水平信号线包括线230(PSB)、231(WLS)、232(WL)、233(WLS)、234(WL)、235(NS)、236(CL)和237(Y)。垂直信号线包括238(BL)和239(GBL)。NVM扇区200中的所有NVM单元(包括NVM单元201和NVM 204)以及NVM扇区200的NVM单元的附加列和行(未示出)共用另一信号线-共源极线(CSL)240。衬底线270(SPW)、271(SPW)、273(ANW)和274(NPW)可以耦合到阱，诸如P阱或N阱。阱可以是掺杂有p型和/或n型离子的材料。阱可以与衬底(也称为本体)隔离。例如，衬底线可被耦合到晶体管的P阱。在另一个实施例中，衬底线可以被耦合到衬底(其可以是与衬底或阱的耦合)。应当认识到，如图2A至图5所示，施加到信号线的电压可以被电耦合到图1的高电压控制电路126、由其应用、由其控制和/或源于其。
为了说明而非限制的目的，NVM扇区200的外部电源为0V至1.2V。在某些条件下，高电压轨(即，1.2V)可以从0.9V至1.32V变化。应当认识到，NVM扇区200的外部电源150可以是任何电压范围，或者可以取决于特定技术节点。同样如图所示，可以向NVM扇区200应用多个HV信号以执行擦除操作。例如，WLS 231处于-3.6V，CSL 240处于4.7V，BL处于4.7V，SPW处于4.7V等。应当认识到，高电压控制电路126控制各种HV信号(和LV信号)的应用，以便将NVM扇区200的晶体管保持在SOA中。
NVM扇区200包括多个晶体管。NVM扇区200的晶体管可以是包括栅极、源极、漏极和本体(或阱)的4端子晶体管。NVM单元201和NVM单元204是包括传输晶体管(即，202和205)和存储晶体管(203和206)的2T存储器单元。传输晶体管202和205可以是N通道金属氧化物半导体场效应晶体管(nMOSFET)，其中传输晶体管的源极被耦合到CSL 240。
存储晶体管203和206可以是NVM晶体管，诸如电荷俘获存储晶体管。示出了具有作为栅极的阴影氧化物层的存储晶体管203和206。存储晶体管203和206的漏极被耦合到BL238。为了执行诸如擦除和编程的操作，存储晶体管的SOA通常比存储器阵列中的其它晶体管高得多，并且通常不是设计者非常关心的。诸如传输晶体管202和205的传输晶体管和扇区选择电路140的晶体管通常具有比存储晶体管低的SOA。用于存储晶体管的操作的HV信号可能超过用于至少上述晶体管的SOA。
扇区选择电路140包括三个晶体管。晶体管241是P通道金属氧化物半导体场效应晶体管(pMOSFET)，其中漏极被耦合到GBL 239，且源极被耦合到BL 238。晶体管242是nMOSFET，其中漏极被耦合到GBL 239，并且其中源极被耦合到BL 238。晶体管243是nMOSFET，其中漏极被耦合到BL 238，栅极被耦合到Y 237，并且其中源极被耦合到CL 236。在选定扇区的擦除操作期间，扇区选择电路140的晶体管241被切换为导通，使得GBL 239上的电压信号被耦合到BL 238。
在一个实施例中，扇区选择电路140的晶体管是扩展漏极晶体管。扩展漏极晶体管在漏极中具有额外的注入(用于nMOSFET的N型掺杂物或用于pMOSFET的P型掺杂物)，使得漏极更长并使得晶体管不再对称。可以通过使矩形位于晶体管的漏极中来示出扩展漏极晶体管，如图2A所示。当晶体管截止时，扩展漏极晶体管可能能够承受在扩展漏极晶体管的端子之间的较高电压差(不同于非扩展漏极晶体管)。例如，扩展漏极5V晶体管(DE5)或扩展漏极9V晶体管(DE9)可分别承受在漏极和源极、栅极和漏极之间(而不是栅极和源极之间)的5V或9V的电压。例如，诸如传输晶体管202和205的没有扩展漏极的MOSFET可能只能承受晶体管中任一个的端子之间的大约3.6V的电压差。如上所述，扩展漏极晶体管可以在截止时具有较高的SOA，这是因为扩展漏极晶体管可能能够承受在特定端子两端的更高的电压差。然而，当导通时，扩展漏极晶体管可能有具有较低电压差(例如3.6V)的SOA。
在另一个实施例中，可以使用被偏置以在维持SOA的同时对于过电压应力保护电路的级联晶体管来实现扇区选择电路140的晶体管中的一个或更多个。在另一个实施例中，可以用使用能够支持高直流电压(诸如，4.7V)的较厚栅极氧化物的晶体管来实现扇区选择电路140的晶体管。可以通过使用第三栅极氧化物的工艺来实现使用较厚栅极氧化物的晶体管。
在擦除选定扇区的行的存储器单元的擦除操作期间，由高电压控制电路126将4.7V的HV信号应用到CSL 240。4.7V的HV信号高于电源(诸如外部电源150)的1.2V高压轨。此外，在擦除操作期间，存储晶体管203的栅极被耦合到WLS和-3.6V的电压电位，其低于电源的0V低压轨。存储晶体管203的栅极相对于本体之间的电压差为-8.3V，这导致将空穴从通道注入到存储晶体管203的电荷俘获层中。存储晶体管203的擦除使存储器单元201读取逻辑“0”。在擦除操作期间，当行被取消选择并且存储晶体管206的栅极和本体之间的电压为0V时，NVM单元204不被擦除。
应当认识到，图2A至图4B中所示的不同电压电平和电连接中的一些可能在本文中不作描述。鉴于本文的附图，特别是图2A至图5，本领域技术人员将能够确定不同的电压电平和电连接。此外，还应当认识到，除了不同信号线的相对电压电平之外，除非另有描述，否则参照图2A的描述适用于图2B至图4B。
图2B示出了根据一个实施例的在擦除操作期间非易失性存储器阵列的取消选定扇区。在取消选定扇区的擦除操作期间，取消选定扇区的NVM存储器单元不被擦除。如图所示，用于存储晶体管203和206的栅极到本体、栅极到漏极和栅极到源极之间的电压差为0V，其不会实质上改变存储晶体管203和206的电荷俘获层中的电荷分布。
图3A示出了根据一个实施例的在编程操作期间非易失性存储器阵列的选定扇区。在选定扇区300上的编程操作期间，选定行的一个或更多个NVM单元可被编程为逻辑“1”，同时选定行上的剩余NVM单元可以被禁止被编程并保持擦除。可以防止取消选定行的NVM单元改变先前存储的数据值。写入操作可以包括擦除操作和编程操作两者。
在NVM扇区300中，NVM单元201被示为选定行，并且在编程操作期间被编程或禁止。在编程模式期间，为了对NVM单元201进行编程，扇区选择电路140将BL 238上的电压控制为-3.6V。在编程模式期间，为了禁止NVM单元201，扇区选择电路140将BL 238的电压控制为1.2V。禁止是指在编程操作期间防止擦除的NVM单元(例如，逻辑“0”)被编程(例如，逻辑“1”)。在编程操作期间，NVM单元204被示出为取消选定行。
在对NVM单元201进行编程的编程操作期间，将4.7V的HV信号应用到被耦合到存储晶体管203的栅极的WLS 231。GBL 239被耦合到-3.6V的HV信号，且扇区选择电路140的晶体管242导通以将GLB 239上的-3.6V耦合到BL 238。存储晶体管203的栅极相对本体和漏极上的电压为8.3V。8.3V的差将电子从存储晶体管203的通道注入到电荷俘获层中，这使存储晶体管203被编程为逻辑“1”。也在对NVM单元201进行编程的编程操作期间，将-3.6V的HV信号应用到被耦合到传输晶体管202的栅极的WL 232。将-2.4V的HV信号应用到被耦合到传输晶体管202的源极的CSL 240。
在编程操作期间，可以禁止NVM单元201，而不是对其编程。为了在编程操作期间禁止NVM单元201，扇区选择电路140断开(即，晶体管241导通)，其将1.2V的电压信号从GBL239耦合到BL 238。应当认识到，高电压控制电路126根据对NVM单元201进行编程还是禁止的确定，将-3.6V或1.2V应用于GBL 239。
图3B示出了根据另一实施例的在编程操作期间非易失性存储器阵列的取消选定扇区。在取消选定扇区上的编程操作期间，取消选定扇区的NMV存储器单元未被编程，且数据值保持不变。如图所示，存储晶体管203和206的栅极和本体之间的电压差为0V，其不会实质上改变存储晶体管203和206的电荷俘获层中的电荷分布。
图4A示出了根据一个实施例的在读取操作期间非易失性存储器阵列的选定扇区。在选定扇区的读取操作期间，可以读取一个或更多个NVM单元的逻辑值。在选定扇区的读取操作期间，存储晶体管203和206的栅极可被接地。擦除的存储晶体管可以在读取操作期间具有电流流动。读出放大器122感测电流，其为特定的NVM单元记录逻辑“0”。编程晶体管在读取操作期间基本上没有电流流动。读出放大器122将基本上不会感测来自编程NVM单元的电流并且为特定NVM单元记录逻辑“1”。
在NVM单元201的读取操作期间，2.5V的HV信号可以被应用到WL 232，并且被耦合到传输晶体管202的栅极，而0V可被应用到CSL 240。0V也可以被应用到被耦合到存储晶体管203的栅极的WLS 231。扇区选择电路140通过向信号线Y 237应用2.5V的HV信号来导通晶体管243。晶体管243断开，其允许电流流向CL 236并由读出放大器122感测。根据读NVM单元是逻辑“0”还是“1”，BL 238上的电压可能从0V波动到0.6V。
图4B示出了根据另一实施例的在读取操作期间非易失性存储器阵列的取消选定扇区。在读取操作期间，没有从取消选定扇区读取NVM单元。
图5是示出根据一个实施例的用于在非易失性存储器设备上执行擦除、编程和读取操作的电压偏置的表。表501示出了基于行的电压信号和用于使用CSL架构的存储器阵列112的相关联信号线。表501提供用于不同操作(诸如，擦除操作、编程操作和读取操作)的电压信号，以将被提供给选定扇区的选定行、选定扇区的取消选定行和取消选定扇区的行。表502示出了基于列的电压信号和用于使用CSL架构的存储器阵列112的相关联信号线。表502提供用于不同操作(诸如，擦除操作、编程操作和读取操作)的电压信号。关于擦除操作，表502证明了对于选定扇区和取消选定扇区的列的电压信号。关于编程操作，表502为将被编程或禁止的选定扇区的列和取消选定扇区的列提供电压信号。关于读取操作，表502为选定扇区的选定列、选定扇区的取消选定列以及取消选定的扇区的列提供电压信号。表503示出了前述表中提供的电压信号的各种电压范围。Vpwr表示电源的电压，诸如外部电源150的正轨。当另一个电压信号(诸如VPOS)超过阈值电压(诸如，3V)时，VLO可以从0V摆动到Vpwr。当另一电压信号(诸如VNEG)下降到低于阈值电压(诸如，-2V)时，VHI可以从Vpwr摆动到0V。VLO和/或VHI的移位(也称为两个轨电平移位)可能有助于将NVM设备102的晶体管保持在SOA中。应当认识到，提供电压范围以用于说明而不是限制，并且使用不同的电压范围。此外，表501、502、503示出了相对于图2A至图4A所示的电压信号的至少一些的表格形式。
图6是示出根据实施例的在非易失性存储器单元上执行的不同操作的流程图。操作可以包括预编程、擦除操作、编程操作和读取操作。应当认识到，对每个操作仅描述了电压信号中的一些。关于图2A和图5描述了用于每个操作的附加电压信号。方法600可由包括硬件(例如，电路、专用逻辑、可编程逻辑、微代码)、软件(例如,在处理设备上运行以执行硬件模拟的指令)或其组合的处理逻辑执行。在一个实施例中，处理设备104和/或非易失性存储器设备102(如图1所示的，诸如/高电压控制电路126)的部分或全部可以执行本文所述的操作中一些或全部。
方法600开始于块605，其中在预编程操作期间执行方法的处理逻辑对NVM单元201进行编程。预编程操作将一行中的所有NVM单元编程为逻辑“1”。在编程操作期间，编程可以将一行中的一些NVM单元编程为逻辑“1”，同时禁止同一行中的其他NVM单元改变值。在预编程操作期间(也称为软编程)的编程使用与在编程操作期间的编程相同的HV和LV电压信号，如图3A、图3B和图5所示。软编程的持续时间(例如，应用HV和LV信号的持续时间)可以显着小于在编程操作期间编程的持续时间。例如，软编程可以大约为0.3ms，而编程可以是2ms。虽然软编程和编程都增加了NVM单元的存储晶体管的阈值电压(Vt)，但与编程操作的编程相比，软编程更少地改变存储晶体管的阈值电压(Vt)。在一些实施例中，在擦除操作之前的预编程操作增强了NVM单元的可靠性。
方法600继续到块610，其中处理逻辑在擦除操作期间通过向CSL 240应用第一HV信号(VPOS)来擦除NVM单元201。处理逻辑还将第一HV信号(VPOS)应用于BL238。第一HV信号高于电源150的最高电压。CSL 240可在4.7V处偏置。
方法600继续到块615，其中处理逻辑在擦除操作期间通过向被耦合到NVM单元201的第一水平字线(WLS 231)应用第二HV信号(VNEG)来擦除NVM单元201。WLS 231可在-3.6V处偏置。处理逻辑还将第一HV信号(VPOS)应用于衬底线(SPW)。SPW可以以4.7V的HV信号偏置。
方法600继续到块620，其中在编程操作期间，处理逻辑通过将第二高电压(HV)信号(VNEG)应用到被耦合到NVM单元201的衬底线(SPW)和第二水平字线(WL 232)而对NVM设备102的非易失性存储器(NVM)单元201进行编程。第二HV信号(VNEG)低于NVM设备102的电源150的最低电压(例如，接地供应)。当电源150的范围从0V到1.2V时，WL 232和SPW 270可以在-3.6V处被偏置。处理逻辑还将第三HV信号(VNEG3)应用于CSL 240。CSL 240可以被偏置约-2.4V。在NVM单元的扇区300的NVM单元之间共用CSL 240。
方法600继续到块625，其中处理逻辑在编程操作期间通过向局部位线(BL 238)应用电压信号(VBL)来禁止NVM单元的扇区300的NVM单元201。电压信号(例如，LV信号)在电源150的电压范围内，并且可以是大约1.2V。应当注意，如果在编程操作期间对NVM单元201进行编程，则BL 238以-3.6V的HV信号被偏置，并且SPW以-3.6V的HV信号被偏置。
方法600继续到块630，其中处理逻辑在读取操作期间通过向WL 232应用第四HV信号(VBST)来读取NVM单元201。第四HV信号高于电源150的最高电压，并且可以在2.5V处被偏置。
图7是根据实施例的共源极线驱动器的电路原理图。电路700示出了用于偏置使用CSL架构的存储器阵列112中的CSL 240的CSL驱动器。在一个实施例中，当使用CSL架构时，CSL 240被偏置在高于VNEG的电压(例如，-3.6V至-2.4V)处，以减少在编程操作期间通过禁止的单元的传输晶体管的亚阈值泄漏。在编程操作期间，禁止的单元被耦合到具有以下电压的信号线，BL＝1.2V和WLS＝4.7V。为了解决上述问题，700被设计为使用VNEG作为负供应。基于逻辑值(例如，csldac<2：0>)设置，电路的输出CSL_BUF可以在-2.8V至-2.1V之间变化。
CSL_BUF处的电压信号可以耦合到附加HV多路复用器(未示出)，其向选定存储器扇区中的CSL 240在编程操作期间发送在CSL_BUF处的电压信号(例如，VNEG3)，在擦除操作期间发送VPOS，或者在读取操作期间发送Vgnd(例如，0V)。
图8是根据实施例的字线驱动器的电路原理图。电路800示出了与实现CSL架构的NVM设备102一起使用的字线(WL)驱动器电路。电路800使用源极区，以部分地解码低电压(LV)(即，在电源范围内，例如0V至1.2V)和HV信号。源极区随后是分布式驱动器，以达到所需的速度(<2ns)。在使用CSL架构的NVM设备的一个实施例中，电路800的输出处的电压信号(其可被耦合到WL 232)在选定扇区的编程操作期间大致处于VNEG电平(例如，-3.6V至-2.4V)，这有助于消除通过传输晶体管202的泄漏。
图9是根据实施例的高电压页锁存器的电路原理图。在NVM设备的一些实施例中，VBL电压被限制在电源150的范围内。例如，用于电源150的正轨的最小值为1.08V，其足以在编程操作期间防止对于禁止的列的位线干扰机制。改变为较小的技术节点，电压值也变小。在55nm技术节点中，电源150的最小高轨可能会低至0.9V，其可能不足以使VBL防止位线干扰。响应于高轨电源电压的降低，可以使用从0.5V至1.2V的对于VBL的新电压范围，其电源范围为在0.85-1.32V之间。电路900示出了允许可高于或低于电源150的高轨的VBL的传播的高压页锁存器(HVPL)。
在电路900中，可以通过NMOS晶体管950递送VBL电压信号，当VBL被传递到GBL上时，其栅极可以被偏置在VPOS电平处。这样的配置可以简化HV电路并减少在VBL信号电平处偏置的晶体管和不同阱的数量。第二个变化包括使预编程操作成为在其期间所有HVPL都被加载有数据＝1的规律的编程操作。这样的改变可以允许将负电压所需的两个分支减少到仅一个分支。图10A和10B是根据一个实施例的高电压页锁存器的电路原理图。电路1000是具有两个分支的HVPL，而电路1050示出具有单个分支的HVPL。图10B是图9的高电压页锁存器的详细说明。
图11示出了根据另一个实施例的高电压页锁存器的电路原理图。电路1100示出了HVPL的可选实现。
图12示出了根据另一实施例的扇区选择电路的电路原理图。电路1200示出了扇区选择电路的可选实现。在电路1200中，可以使用较大的等效晶体管来在BL和CL之间连接。较大的等效晶体管可以提高读取时间。可以添加NMOS设备I104以减少来自未选定扇区的BL到GBL泄漏。这样的实现可以最小化由负电荷泵递送的电流，这可能导致较小的硅面积。
图13是示出根据另一个实施例的非易失性存储器系统的框图。电路1300是其中本公开可以操作的另一个NVM系统。
本发明的实施例包括本文所述的各种操作。这些操作可由硬件组件、软件、固件或其组合执行。
某些实施例可被实现为可包括存储在非临时机器可读介质上的指令的计算机程序产品。这些指令可被用于对通用或专用处理器进行编程以执行所描述的操作。机器可读介质包括用于以机器(例如，计算机)可读的形式(例如，诸如软件、处理应用)存储或传送信息的任何机制。机器可读介质可以包括但不限于磁存储介质(例如，软盘)；光学存储介质(例如，CD-ROM)；磁光存储介质；只读存储器(ROM)；随机存取存储器(RAM)；可擦除可编程存储器(例如，EPROM和EEPROM)；闪存；或适用于存储电子指令的另一种类型的介质。
另外，一些实施例可以在其中机器可读介质被存储在多于一个计算机系统上和/或由多于一个计算机系统执行的分布式计算环境中实践。此外，可以在连接计算机系统的通信介质上拉动或推送在计算机系统之间传送的信息。
虽然本文中的方法的操作以特定次序示出和描述，但是每种方法的操作次序可以被改变，使得特定操作可以以相反次序执行，或使得特定操作可与其他操作至少部分并行执行。在另一个实施例中，指令或不同操作的子操作可以呈间歇和/或交替的方式。如本文使用的术语“第一”、“第二”、“第三”、“第四”等是指在不同元素之间区分的标签，并且可能不一定具有根据其数字指定的顺序含义。
以上描述阐述了诸如特定系统、组件、方法等的示例的许多特定细节，以便提供对本发明的若干实施例的理解。然而，对于本领域的技术人员可能明显的是，本发明的至少一些实施例可在没有这些特定细节的情况下进行实践。在其他实例中，众所周知的组件或方法没有具体描述或者是以简单的框图的形式来呈现，以避免不必要地使本发明模糊。因此，阐述的特定细节仅仅是示例性的。特定的实施方式可以与这些示例性细节不同并且仍然被视为在本发明的范围内。

Claims (20)

1.一种方法，包括：
在擦除操作期间，擦除存储器设备的非易失性存储器(NVM)单元，所述擦除包括：
将第一HV信号(VPOS)应用于共源极线(CSL)，其中，在NVM单元的扇区的NVM单元之间共用所述CSL，并且其中，所述第一HV信号高于电源的最高电压；以及
将所述第一HV信号应用到局部位线(BL)。
2.根据权利要求1所述的方法，其中，在所述擦除操作期间擦除所述NVM单元还包括：
将第二HV信号(VNEG)应用于被耦合到所述NVM单元的第一字线(WLS)，其中，所述第二HV信号低于所述存储器设备的接地供应的最低电压；以及
将所述第一HV信号应用到被耦合到所述NVM单元的衬底线(SPW)。
3.根据权利要求1所述的方法，还包括：
在编程操作期间，对所述存储器设备的NVM单元进行编程，所述编程包括：
将第二HV信号(VNEG)应用于被耦合到所述NVM单元的衬底线(SPW)和第二字线(WL)，其中，所述第二HV信号低于所述存储器设备的接地供应的最低电压；以及
对被耦合到所述NVM单元的所述CSL应用第三HV信号(VNEG3)。
4.根据权利要求3所述的方法，还包括：
在所述编程操作期间，通过向所述局部位线(BL)应用电压信号来禁止所述NVM单元，其中，所述电压信号在所述电源的电压范围内。
5.根据权利要求1所述的方法，还包括：
在读取操作期间，通过对第二字线(WL)应用第四HV信号(VBST)来读取所述NVM单元，其中，所述第四HV信号高于所述电源的最高电压。
6.根据权利要求1所述的方法，其中，所述NVM单元是电荷俘获存储器单元。
7.根据权利要求1所述的方法，其中，所述NVM单元是硅-氧化物-氮化物-氧化物-硅(SONOS)存储器单元。
8.根据权利要求1所述的方法，其中，在所述NVM扇区的NVM单元的多个行与NVM单元的多个列之间共用所述CSL。
9.一种系统，包括：
非易失性存储器(NVM)单元，所述非易失性存储器单元被耦合到共源极线(CSL)，其中，在扇区的多个NVM单元之间共用所述CSL；以及
电压控制电路，所述电压控制电路用于在保持安全工作区(SOA)的同时控制用于所述NVM单元的操作的多个高电压(HV)信号，其中，所述多个HV信号高于存储器设备的电源的最高电压或低于接地供应的最低电压。
10.根据权利要求9所述的系统，还包括：
扇区选择电路，所述扇区选择电路被耦合到所述扇区的NVM单元的列，以控制应用于局部位线(BL)的位线电压，所述扇区选择电路包括三个金属氧化物半导体场效应晶体管(MOSFET)。
11.根据权利要求9所述的系统，还包括：
局部位线(BL)，所述局部位线(BL)被耦合到所述NVM单元；以及
所述电压控制电路用于在擦除操作期间向所述CSL和BL应用第一HV信号(VPOS)以擦除所述NVM单元，其中，所述第一HV信号高于所述电源的最高电压。
12.根据权利要求11所述的系统，还包括：
字线(WL)，所述字线(WL)被耦合到所述NVM单元；以及
所述电压控制电路用于在编程操作期间向所述WL和衬底线(SPW)应用第二高电压(HV)信号(VNEG)，以对所述NVM单元进行编程，其中，所述第一HV信号低于所述存储器设备的接地供应的最低电压。
13.根据权利要求10所述的系统，其中，所述扇区选择电路包括：
第一N通道金属氧化物半导体场效应晶体管(nMOSFET)，其包括第一栅极、第一阱、第一源极和被耦合到所述BL的第一漏极；
第二nMOSFET，所述第二nMOSFET包括第二栅极、第二阱、第二漏极和被耦合到所述BL的第二源极；以及
P通道金属氧化物半导体场效应晶体管(pMOSFET)，其包括第三栅极、第三阱、第三漏极和被耦合到所述BL的第三源极。
14.根据权利要求9所述的系统，其中，所述SOA是晶体管的不同端子之间的一组电压差，在所述一组电压差中，所述晶体管可被偏置而不损坏所述晶体管。
15.一种装置，包括：
存储器设备的扇区的非易失性存储器(NVM)单元；
共源极线(CSL)，所述共源极线被耦合到所述NVM单元，其中，在所述扇区的多个NVM单元之间共用所述CSL；
局部位线(BL)，所述局部位线(BL)被耦合到所述NVM单元；以及
电压控制电路，用于在擦除操作期间向所述CLS和BL应用第一高电压(HV)信号(VPOS)以擦除所述NVM单元，其中，所述第一HV信号高于所述存储器设备的电源的最高电压。
16.根据权利要求15所述的装置，还包括：
第一字线(WLS)，所述第一字线被耦合到所述NVM单元；
衬底线(SPW)，所述衬底线被耦合到所述NVM单元；以及
所述电压控制电路用于在擦除操作期间将所述第一HV信号应用到所述衬底线(SPW)并且向所述WLS应用第二HV信号(VNEG)以擦除所述NVM单元，其中，所述第二HV信号低于所述存储器设备的接地供应的最低电压。
17.根据权利要求15所述的装置，还包括：
第二字线(WL)，所述第二字线被耦合到所述NVM单元；
衬底线(SPW)，所述衬底线被耦合到所述NVM单元；以及
所述电压控制电路用于在编程操作期间向所述WL和所述SPW应用第二HV信号(VNEG)并且向所述CSL应用第三HV信号(VNEG3)来对所述NVM单元进行编程。
18.根据权利要求15所述的装置，还包括：
第二字线(WL)，所述第二字线被耦合到所述NVM单元；以及
所述电压控制电路用于在读取操作期间向所述WL应用第四HV信号(VBST)以读取所述NVM单元，其中，所述第四HV信号高于所述电源的最高电压。
19.根据权利要求15所述的装置，其中，所述NVM单元是电荷俘获存储器单元。
20.根据权利要求15所述的装置，其中，在所述NVM扇区的NVM单元的多个行与NVM单元的多个列之间共用所述CSL。
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