TW201703053A - 用於非揮發記憶體的高電壓架構 - Google Patents

用於非揮發記憶體的高電壓架構 Download PDF

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Abstract

一種在一抹除操作期間抹除一記憶體裝置的一非揮發性記憶體(NVM)胞之方法係被揭示。該抹除係包含施加一第一HV信號(VPOS)至一共源極線(CSL)。該CSL係在一區段的NVM胞中的NVM胞之間共用。該第一HV信號係高於一電源供應器的一最高電壓。該抹除亦包含施加該第一HV信號至一區域位元線(BL)。

Description

用於非揮發記憶體的高電壓架構
相關的申請案
此申請案係主張2015年6月15日申請的美國臨時申請案號62/175,917的益處，該美國臨時申請案的內容係藉此被納入在此作為參考。
非揮發性記憶體裝置目前是廣泛的使用於需要在無可供利用的電源時保持資訊的電子構件中。非揮發性記憶體裝置可包含唯讀記憶體(ROM)、可程式化唯讀記憶體(PROM)、可抹除的可程式化唯讀記憶體(EPROM)、以及電性可抹除的可程式化唯讀記憶體(EEPROM)裝置。某些記憶體陣列是利用可能包含一電荷捕陷層的電晶體及閘極結構。該電荷捕陷層可以根據被施加至該記憶體陣列或是該記憶體陣列所接收到的電壓而被程式化以儲存資料。
本發明的一個特色為一種方法，其係包括：在一抹除操作期間，抹除一記憶體裝置的一非揮發性記憶體(NVM)胞，該抹除係包括：施加一第一HV信號(VPOS)至一共源極線(CSL)，其中該CSL係在一區段的NVM胞中的NVM胞之間共用，並且其中該第一HV信號係高於一電源供應器的一最高的最高電壓；以及施加該第一HV信號至一區域的位元線(BL)。
本發明的另一個特色為一種系統，其係包括：一非揮發性記憶體(NVM)胞，其係耦接至一共源極線(CSL)，其中該CSL係在一區段的複數個NVM胞之間共用；以及一電壓控制電路，其係用以控制複數個高電壓(HV)信號以用於該NVM胞的操作，同時維持一安全的操作區域(SOA)，其中該複數個HV信號係高於一記憶體裝置的一電源供應器的一最高的最高電壓、或是低於一接地電源的一最低的最低電壓。
本發明的另一個特色為一種設備，其係包括：一記憶體裝置的一區段的一非揮發性記憶體(NVM)胞；一共源極線(CSL)，其係耦接至該NVM胞，其中該CSL係在該區段的複數個NVM胞之間共用；一區域的位元線(BL)，其係耦接至該NVM胞；以及一電壓控制電路，其係用以在一抹除操作期間施加一第一高電壓(HV)信號(VPOS)至該CLS以及該BL以抹除該NVM胞，其中該第一HV信號係高於該記憶體裝置的一電源供應器的一最高的最高電壓。
100‧‧‧NVM系統
102‧‧‧NVM裝置
104‧‧‧處理裝置
106‧‧‧位址匯流排
108‧‧‧資料匯流排
110‧‧‧控制匯流排
112‧‧‧記憶體陣列
114‧‧‧列解碼器
118‧‧‧行解碼器
120‧‧‧位元線
122‧‧‧感測放大器
124‧‧‧命令及控制電路
126‧‧‧高電壓控制電路
131‧‧‧區段A
132‧‧‧區段N
140‧‧‧區段選擇電路
150‧‧‧外部電源供應器
200‧‧‧NVM區段
201‧‧‧NVM胞
202‧‧‧傳輸電晶體
203‧‧‧記憶體電晶體
204‧‧‧NVM胞
205‧‧‧傳輸電晶體
206‧‧‧記憶體電晶體
230‧‧‧線(PSB)
231‧‧‧第一水平的字線(WLS)
232‧‧‧第二水平的字線(WL)
233‧‧‧線(WLS)
234‧‧‧線(WL)
235‧‧‧線(NS)
236‧‧‧線(CL)
237‧‧‧線(Y)
238‧‧‧區域位元線(BL)
239‧‧‧線(GBL)
240‧‧‧共源極線(CSL)
241、242、243‧‧‧電晶體
270、271‧‧‧基板線(SPW)
273‧‧‧基板線(ANW)
274‧‧‧基板線(NPW)
300‧‧‧選定的區段
501、502、503‧‧‧表
605、610、615、620、625、630‧‧‧區塊
700‧‧‧電路
800‧‧‧字線驅動器電路
900‧‧‧電路
950‧‧‧NMOS電晶體
1000、1050、1100‧‧‧電路
1104‧‧‧NMOS裝置
1200‧‧‧區段選擇電路
1300‧‧‧電路
BL‧‧‧位元線
CSL‧‧‧共源極線
GBL‧‧‧全域位元線
VBL‧‧‧電壓信號
VBST‧‧‧第四HV信號
VNEG‧‧‧第二HV信號
VNEG3‧‧‧第三HV信號
VPOS‧‧‧第一HV信號
Vpwr‧‧‧電源供應器的電壓
本揭露內容係在所附的圖式的圖中藉由舉例來加以說明，而不是藉由限制的。
圖1是描繪根據一實施例的一種非揮發性記憶體系統的方塊圖。
圖2A係描繪根據一實施例，在一抹除操作期間的一非揮發性記憶體陣列的一選定的區段。
圖2B係描繪根據一實施例，在一抹除操作期間的一非揮發性記憶體陣列的一取消選定的(deselected)區段。
圖3A係描繪根據一實施例，在一程式化操作期間的一非揮發性記憶體 陣列的一選定的區段。
圖3B係描繪根據另一實施例，在一程式化操作期間的一非揮發性記憶體陣列的一取消選定的區段。
圖4A係描繪根據一實施例，在一讀取操作期間的一非揮發性記憶體陣列的一選定的區段。
圖4B係描繪根據另一實施例，在一讀取操作期間的一非揮發性記憶體陣列的一取消選定的區段。
圖5是描繪根據一實施例，用於在一非揮發性記憶體裝置上所執行的抹除、程式化及讀取操作的電壓偏壓之表。
圖6是描繪根據一實施例，在一非揮發性記憶胞上所執行的不同操作之流程圖。
圖7是根據一實施例的共源極線驅動器的概要電路圖。
圖8是根據一實施例的一字線驅動器的概要電路圖。
圖9是根據一實施例的一高電壓頁閂鎖的概要電路圖。
圖10A是根據一實施例的高電壓頁閂鎖的概要電路圖。
圖10B是根據另一實施例的高電壓頁閂鎖的概要電路圖。
圖11係描繪根據另一實施例的一高電壓頁閂鎖的概要電路圖。
圖12係描繪根據另一實施例的一區段選擇電路的概要電路圖。
圖13是描繪根據另一實施例的一種非揮發性記憶體系統的方塊圖。
高電壓(HV)信號可被用在例如是快閃記憶體或相變記憶體的非揮發性記憶體(NVM)裝置的操作。HV信號可以是高於一NVM裝置的 一電源的一最高電壓、或是低於一NVM裝置的一接地的一最低電壓之電壓信號。例如，當該NVM裝置的電源範圍是從0V(例如，最低電壓)到1.2V(例如，最高電壓)時，8.3伏特(V)的HV信號可能是程式化一NVM胞所需的。被施加至一NVM裝置中的某些電晶體之HV信號可能會造成那些電晶體操作在一安全操作區域(SOA)之外，此於是可能會導致該些電晶體以及NVM裝置的損壞。安全操作區域可以是藉由一組在一電晶體的不同端子(例如，閘極至汲極、閘極至源極、閘極至基體、或是源極至汲極)之間的電壓差所界定的，其係容許該電晶體能夠符合使用壽命的可靠度規格、及/或在不損壞一電晶體下，該電晶體可被偏壓在其中的在該電晶體的不同端子之間的該組電壓差。例如，為了留在該SOA中，某些電晶體的閘極至汲極電壓可以不超過3.6V。電路設計者必須非常注意到控制HV信號在一NVM裝置中的施加，以保持該電晶體在該SOA中並且避免電晶體損壞。
某些NVM陣列可以使用專用的源極線(DSL)架構。DSL架構可包含用於一NVM陣列中的每一行的NVM胞(或是在一NVM陣列的一NVM區段中的每一行的NVM胞)之專用的源極線。共源極線(CSL)架構係容許在多個列及/或行的NVM胞之間的共用的源極線。例如，CSL架構可以在一區段的NVM胞中的實質所有的NVM胞之間共用一CSL。在其它例子中，CSL架構可以在一NVM陣列中的實質所有的NVM胞、或是在一NVM區段或陣列中的一或多個列及/或兩個或多個行的NVM胞之間共用一CSL。CSL架構的實施係容許用於每一個記憶胞的矽面積的縮減。在一記憶體裝置中實施CSL架構的設計者可能會需要額外注意到控制高電壓信號的施加，並且維持該些電晶體的SOA。
本揭露內容係解決上述以及其它控制被施加至一實施CSL架構的NVM裝置的高電壓信號的不足之處。
在一實施例中，一NVM胞係耦接至與一區段的NVM胞共用的一CSL。一NVM胞可以是記憶體的一單元，其係能夠儲存單一資料值(例如，像是一邏輯"0"或邏輯"1"的單一位元)。一區段或是NVM區段可以是一NVM陣列的一區塊，其係包含多個NVM胞(亦即，多個列的NVM胞以及多個行的NVM胞)。一記憶體陣列可包含一或多個區段。一高電壓控制電路係控制包含HV信號及低電壓(LV)信號的多個電壓信號，以用於該NVM胞的操作(例如，預程式化操作、抹除操作、程式化操作、或是讀取操作)，同時維持該NVM裝置的電晶體的SOA。
圖1是描繪根據一實施例的一種非揮發性記憶體系統的方塊圖。NVM系統100可包含一處理裝置104經由位址匯流排106、資料匯流排108、以及控制匯流排110來耦接至NVM裝置102。熟習此項技術者將會體認到的是，該NVM系統100已經為了說明之目的而被簡化，因而並非打算是一完整的說明。尤其，該處理裝置104、列解碼器114、行解碼器118、感測放大器122、以及命令及控制電路124的細節並未在此被詳細地敘述。應該體認到的是，NVM系統100可包含在圖1中所描繪的構件的全部、一些、或是更多的構件。
外部電源供應器150(亦被稱為電源供應器)係耦接至NVM裝置102。外部電源供應器150可以是一在NVM裝置102外部的電源供應器，並且可被NVM裝置102使用來產生高於該外部電源供應器150的最高電壓、或是低於該外部電源供應器150的一最低電壓(例如，接地電壓)之 HV信號。例如，外部電源供應器150可以供應從0V到1.2V的電壓。該些HV信號可以是低於0V、或是高於1.2V。為了說明而非限制性之目的，除非另有說明，否則以下的圖將會被描述為具有一0V到1.2V的外部電源供應器的電壓。應該體認到的是，不同的電源供應器的電壓範圍亦可被提供，例如是0V到3V。
處理裝置104可以存在於一共同的載體基板上，例如是一積體電路("IC")晶粒基板、一多晶片的模組基板、或類似者。或者是，處理裝置104的構件可以是一或多個個別的積體電路及/或離散的構件。在一範例實施例中，處理裝置104是由加州聖荷西的Cypress半導體公司所開發之可程式化系統單晶片(PSoC®)的處理裝置。或者是，處理裝置104可以是一或多個該項技術中具有通常技能者已知的其它處理裝置，例如是一微處理器或中央處理單元、一控制器、特殊用途的處理器、數位信號處理器("DSP")、一特殊應用積體電路("ASIC")、一現場可程式化的閘陣列("FPGA")、或類似者。
NVM裝置102係包含例如是NVM陣列的記憶體陣列112，其係被組織成如同在以下敘述的列與行的非揮發性記憶胞(未顯示在此圖中)。記憶體陣列112係經由多個選擇線及讀取線(該記憶體陣列的每一列有至少一選擇線以及一讀取線)，來耦接至列解碼器114及/或命令及控制電路124。記憶體陣列112係進一步經由多個位元線120(每一位元線是用於該記憶體陣列的每一行)來耦接至行解碼器118。將會體認到的是，CSL可被實施為多個選擇線以及讀取線及/或該多個位元線的部分。記憶體陣列112可以經由行解碼器118來耦接至多個感測放大器122，以從其讀取多個位元的 字。NVM裝置102進一步包含命令及控制電路124，以從處理裝置104接收信號並且傳送信號至列解碼器114，控制行解碼器118、感測放大器122，控制區段選擇電路140，並且控制被施加至記憶體陣列112的HV信號。命令及控制電路124係包含高電壓控制電路126，以產生並且控制用於NVM裝置102的操作之HV信號，該些HV信號可以透過高電壓控制電路126而被指定路由至行解碼器118、感測放大器122、及/或區段選擇器電路140。在預程式化、抹除、程式化、以及讀取操作期間，高電壓控制電路126係操作以施加包含HV信號及LV信號之適當的電壓至該些記憶胞。
命令及控制電路124可被配置以藉由施加一電壓至一第一列中的一第一選擇線來選定記憶體陣列112的該第一列以用於一程式化操作，並且藉由施加另一電壓至一第二列中的一第二選擇線來取消選定該記憶體陣列的該第二列。命令及控制電路124可以進一步被配置以控制行解碼器118，以藉由施加一電壓至一第一行中的一第一位元線來選定在該第一列中的一記憶胞以用於程式化，並且藉由施加另一電壓至一第二行中的一第二位元線來禁止程式化在該第一列中的一未被選定的記憶胞。命令及控制電路124(尤其是高電壓控制電路126)可以進一步被配置以施加一電壓至一或多個共源極線，該共源極線可以如同在以下敘述地耦接至內含在記憶胞陣列112中的記憶胞。
NVM裝置102可以是一種被配置以在各種的低功率及非揮發性的背景中儲存資料值之儲存裝置。例如，NVM裝置102可以內含在一個小面積的快閃記憶體中，該快閃記憶體可被實施在例如是智慧卡或金融卡的裝置或系統中。於是，如同在此所揭露的記憶體裝置(例如，NVM裝置 102)可被實施以具有一相當小的面積，其可以利用先進的處理節點(例如是65nm或是更小的節點)來加以製造。再者，如同在以下更加詳細論述的，NVM裝置102可包含被配置以儲存資料值的各種記憶胞(未顯示)。該些記憶胞可以利用一共源極線來加以實施，以縮減每一個記憶胞的整體覆蓋區。每一個記憶胞亦可以是與傅勒-諾德翰程式化技術相容的。
記憶體陣列112可包含一或多個NVM區段，例如是區段A 131至區段N 132。每一個區段可以具有任意數目的列與行的NVM胞，例如是4096行以及256列。列可包含多個被水平配置的NVM胞。行可包含多個被垂直配置的NVM胞。記憶體陣列112可以使用由記憶體陣列112的所有區段共用的一全域位元線(GBL)。記憶體陣列112的每一行可以具有一GBL。例如，一由全部的區段(例如，區段A 131至區段N 132)共用的用於行0的特定的GBL將會在該些所有的區段的行0中耦接至記憶體陣列112的每一列。該GBL係被配置以在程式化操作及抹除操作期間提供HV信號至記憶體陣列112的區段，但是在讀取操作期間則不提供。
記憶體陣列112可以使用區段選擇電路140以將GBL耦接至一特定的區段的一行的一相關的位元線(BL)。在一區段中的每一行可以具有該區段特有的一相關的BL，該相關的BL並未被其它區段所共用。在一區段中的每一行可以具有一區段選擇電路140以選擇性地將該GBL耦接至該相關的BL。例如，一用於區段A 131的行0之區段選擇電路140可被使用作為一開關，以在抹除操作及程式化操作期間將在記憶體陣列112的行0的GBL上的電壓信號耦接至用於區段A 131的行0之BL。
記憶體陣列112亦可以使用區段選擇電路140，以在一讀取 操作期間將在一區段中的一行的NVM胞耦接至感測放大器122。例如，一用於區段A 131的行0之區段選擇電路140可被使用作為一開關，以在一讀取操作期間將區段A的行0的NVM胞耦接至感測放大器122。
應該體認到的是，一記憶體陣列的術語"列"及"行"係為了說明之目的而被使用，而不是為了限制。在一實施例中，列傳統上是被水平地配置，並且行傳統上是被垂直地配置。在另一實施例中，記憶體陣列112的列與行可以用任意的朝向來加以配置。
在一實施例中，一NVM胞可以是一種兩個電晶體(2T)的記憶胞。在一2T記憶胞中，一電晶體可以是一記憶體電晶體，而另一電晶體可以是一傳輸電晶體。在其它實施方式中，該NVM胞可包含其它數量的電晶體，例如是單一記憶體的電晶體(1T)。例如是圖2A的NVM胞201及204之NVM胞將會在以下相關至少圖2A-4B來加以論述。
記憶體陣列112可以利用電荷捕陷的記憶體電晶體來加以實施。電荷捕陷的記憶體電晶體可被實施以利用包含一電荷捕陷層的電晶體及閘極結構。該電荷捕陷層可以是一被用來捕陷電荷的絕緣體。該電荷捕陷層可以根據被施加至該記憶體陣列112或是該記憶體陣列112所接收到的電壓，而被程式化以儲存資料。以此種方式，一記憶體陣列112可包含以列與行配置的各種不同的NVM胞，並且每一個NVM胞可以是能夠儲存至少一資料值(例如，位元)。電壓可被施加至該些NVM胞的每一個，以程式化該NVM胞(例如，程式化操作-儲存一邏輯"1")、抹除該NVM胞(例如，抹除操作-儲存一邏輯"0")、或是讀取該NVM胞(例如，讀取操作)。
在一實施例中，該些電荷捕陷的記憶體電晶體可以利用不同 的材料來加以實施。一電荷捕陷的記憶體電晶體的一個例子是一種矽-氧化物-氮化物-氧化物-矽(SONOS)類型的電晶體。在一SONOS類型的電晶體中，該記憶體電晶體的電荷捕陷層可以是一氮化物層，例如一層氮化矽。再者，該電荷捕陷層亦可包含其它的電荷捕陷材料，例如是氮氧化矽、鋁氧化物、鉿氧化物、鉿鋁氧化物、鋯氧化物、矽酸鉿、矽酸鋯、氮氧化鉿、鉿鋯氧化物、鑭氧化物、或是一種高介電的層。該電荷捕陷層可被配置以可逆地捕陷或保持從該記憶體電晶體的一通道注入的載子或電洞，並且可以具有一或多個根據被施加至NVM胞的電壓而可逆地被改變、修改、或是變化的電性特徵。在另一實施例中，不同類型的電荷捕陷的記憶體電晶體可被使用。為了說明而非限制性之目的，在本揭露內容中的NVM胞的操作將會相關一SONOS類型的電晶體來加以描述。應該體認到的是，其它類型的NVM電晶體可以利用在此的本揭露內容來加以實施。
圖2A係描繪根據一實施例，在一抹除操作期間的一非揮發性記憶體陣列的一選定的區段。NVM區段200係描繪在一抹除操作期間，被施加至一選定的區段的各種的偏壓電壓位準。一選定的區段可以是一記憶體陣列的一被選定用於一特定的操作(在此例中是用於一抹除操作)的區段。在一抹除操作期間，一區段的一或多個列的NVM胞可被抹除，以讀取一邏輯"0"。同樣在一抹除操作期間，一選定的區段的一或多個列的NVM胞可以不被抹除(例如，選定的區段之未被選定的列)。
NVM區段200係包含兩個列，一包含NVM胞201的第一列、以及一包含NVM胞204的第二列。NVM區段200係包含一行。NVM區段200亦包含用於該行的區段選擇電路140。一個多行的NVM區段的每 一行可以具有一區段選擇電路。區段選擇電路140係包含三個電晶體241、242、243。應該體認到的是，為了說明而非限制性之目的，NVM區段200係被展示為具有兩個列以及一行。相較於在圖2A中描繪者，一NVM區段可包含相同、更多或是較少的列、以及相同或是更多的行。亦應該體認到的是，為了說明而非限制性之目的，區段選擇電路140係被展示為一NVM區段200的部分。在另一例子中，區段選擇電路140可以不是NVM區段200的部分。
NVM區段200係描繪多個水平的(列)信號線以及多個垂直的(行)信號線。水平的信號線係包含線230(PSB)、231(WLS)、232(WL)、233(WLS)、234(WL)、235(NS)、236(CL)、以及237(Y)。垂直的信號線係包含238(BL)以及239(GBL)。另一信號線(該共源極線(CSL)240)係由在NVM區段200中的所有NVM胞(其包含NVM胞201及NVM胞204以及該NVM區段200的額外的行及列的NVM胞(未顯示))所共用。基板線270(SPW)、271(SPW)、273(ANW)以及274(NPW)可以耦接至一井，例如是一P型井或是一N型井。一井可以是一種被摻雜P型及/或N型離子的材料。一井可以與該基板(亦被稱為基體)隔離開。例如，該些基板線可以耦接至一電晶體的一P型井。在另一實施例中，該些基板線可以耦接至該基板(其可以是至該基板或是一井的一耦接)。應該體認到的是，如同在圖2A至圖5中所繪的，被施加至該些信號線的電壓可以電耦接至圖1的高電壓控制電路126，藉由高電壓控制電路126來施加、控制、及/或供應。
為了說明而非限制性之目的，NVM區段200的外部電源供應器是0V到1.2V。該高電壓軌(亦即，1.2V)可以在某些狀況下從0.9V變化 到1.32V。應該體認到的是，該NVM區段200的外部電源供應器150可以是任意的電壓範圍、或是可以根據特定的技術節點而定。亦如同所繪的，多個HV信號可被施加至NVM區段200，以執行該抹除操作。例如，WLS 231是在-3.6V、CSL 240是在4.7V，BL是在4.7V，SPW是在4.7V、等等。應該體認到的是，高電壓控制電路126係控制該各種的HV信號(以及LV信號)的施加，以便於保持該NVM區段200的電晶體在SOA中。
NVM區段200係包含多個電晶體。NVM區段200的電晶體可以是包含閘極、源極、汲極與基體(或是井)的4個端子的電晶體。NVM胞201以及NVM胞204是2T記憶胞，其係包含一傳輸電晶體(亦即，202及205)以及一記憶體電晶體(203及206)。傳輸電晶體202及205可以是N通道金屬氧化物半導體場效電晶體(nMOSFET)，其中該些傳輸電晶體的源極係耦接至CSL 240。
該些記憶體電晶體203及206可以是NVM電晶體，例如是電荷捕陷的記憶體電晶體。記憶體電晶體203及206係被描繪為具有一陰影的氧化物層作為該閘極。記憶體電晶體203及206的汲極係耦接至BL 238。為了執行例如是抹除及程式化的操作，記憶體電晶體的SOA通常是遠高於在一記憶體陣列中的其它電晶體，並且對設計者而言經常不是很重要的。例如是傳輸電晶體202及205的傳輸電晶體以及區段選擇電路140的電晶體通常是具有一低於記憶體電晶體的SOA。該些用於記憶體電晶體的操作的HV信號可以超過用於至少前述的電晶體的SOA。
區段選擇電路140係包含三個電晶體。電晶體241是P通道金屬氧化物半導體場效電晶體(pMOSFET)，其中該汲極係耦接至GBL 239， 並且該源極係耦接至BL 238。電晶體242是一nMOSFET，其中該汲極係耦接至GBL 239，並且其中該源極係耦接至BL 238。電晶體243是一nMOSFET，其中該汲極係耦接至BL 238，該閘極係耦接至Y 237，並且其中該源極係耦接至CL 236。在一選定的區段的一抹除操作期間，區段選擇電路140的電晶體241係被切換至導通，因而在GBL 239上的電壓信號係耦接至BL 238。
在一實施例中，區段選擇電路140的電晶體是延伸汲極的電晶體。延伸汲極的電晶體係在該汲極中具有一額外的植入(用於一nMOSFET的一N型摻雜物、或是用於pMOSFET的一P型摻雜物)，此係使得該汲極較長的，因而該電晶體不再是對稱的。延伸汲極的電晶體可以是藉由具有一位在該電晶體的汲極中的矩形來加以描繪，即如同在圖2A中所繪者。當電晶體關斷時，一延伸汲極的電晶體(相較於一非延伸汲極的電晶體)可以是能夠承受在延伸汲極的電晶體的端子之間的一較高的電壓差。例如，一延伸汲極的5V電晶體(DE5)或是一延伸汲極的9V電晶體(DE9)分別可以承受在汲極與源極、閘極與汲極之間的5V或9V的電壓，但是並非在閘極與源極之間。一不具有延伸汲極的MOSFET(例如，傳輸電晶體202及205)例如可以是只能夠承受在電晶體的端子的任一個之間的一大約3.6V的電壓差。一延伸汲極的電晶體在關斷時可以具有一較高的SOA，因為該延伸汲極的電晶體可以是能夠承受如上所述橫跨特定的端子的較高的電壓差。然而，當被導通時，該延伸汲極的電晶體可以具有一較低的電壓差(例如，3.6V)的SOA。
在另一實施例中，區段選擇電路140的電晶體中的一或多個 可以利用疊接的電晶體來加以實施，其係被偏壓以針對於過電壓應力來保護該電路，同時維持SOA。在又一實施例中，區段選擇電路140的電晶體可以利用一能夠支持例如是4.7V的高的直接電壓之較厚的閘極氧化物的電晶體來加以實施。利用一較厚的閘極氧化物之電晶體可以利用一種使用一第三閘極氧化物的製程來加以實施。
在一抹除操作期間，為了抹除一選定的區段的一列的一記憶胞，一4.7V的HV信號係藉由高電壓控制電路126而被施加至CSL 240。該4.7V的HV信號係超過該電源供應器(例如，外部電源供應器150)的1.2V之高的電源軌。同樣在該抹除操作期間，記憶體電晶體203的閘極係耦接至WLS以及一個-3.6V的電壓電位，其係低於該電源供應器的0V之低的電源軌。在該閘極相對記憶體電晶體203的基體之間的電壓差是在-8.3V，此係使得電洞從該通道被注入到記憶體電晶體203的電荷捕陷層中。記憶體電晶體203的抹除係使得記憶胞201讀取一邏輯"0"。在該抹除操作期間，NVM胞204並未被抹除，因為該列已經被取消選定，因而在該閘極與記憶體電晶體206的基體之間的電壓是0V。
應該體認到的是，在圖2A至4B中描繪的不同的電壓位準及電連接中的某些個可能並未在此加以描述。具有在此項技術中通常技能者有鑑於在此的圖式(尤其是圖2A至圖5)下，將會能夠判斷該些不同的電壓位準及電連接。再者，亦應該體認到的是，除了不同的信號線的相對的電壓位準之外，除非另有敘述，否則相關圖2A的說明係適用於圖2B至4B。
圖2B係描繪根據一實施例，在一抹除操作期間的一非揮發性記憶體陣列的一取消選定的區段。在一取消選定的區段上的一抹除操作 期間，該取消選定的區段的NVM記憶胞並未被抹除。如同所繪的，在用於記憶體電晶體203及206之閘極至基體、閘極至汲極、以及閘極至源極之間的電壓差是在0V，其並不實質改變在該記憶體電晶體203及206的電荷捕陷層中的電荷分布。
圖3A係描繪根據一實施例，在一程式化操作期間的一非揮發性記憶體陣列的一選定的區段。在一選定的區段300上的一程式化操作期間，一選定的列的一或多個NVM胞可被程式化至一邏輯"1"，而在該選定的列上之其餘的NVM胞可被禁止程式化，並且保持抹除的。取消選定的列的NVM胞可以避免改變先前所儲存的資料值。一寫入操作可包含一抹除操作以及一程式化操作兩者。
在NVM區段300中，NVM胞201係被描繪為一選定的列，並且在一程式化操作期間被程式化或是被禁止。在程式化模式期間，為了程式化NVM胞201，區段選擇電路140係控制在BL 238上的電壓成為-3.6V。在程式化模式期間，為了禁止NVM胞201，區段選擇電路140係控制BL 238的電壓成為1.2V。禁止是指防止一經抹除的NVM胞(例如，邏輯"0")在一程式化操作期間變成被程式化的(例如，邏輯"1")。NVM胞204係被描繪為在一程式化操作期間的一取消選定的列。
在一用以程式化NVM胞201的程式化操作期間，一4.7V的HV信號係被施加至WLS 231，該WLS 231係耦接至記憶體電晶體203的閘極。GBL 239係耦接至-3.6V的HV信號，並且區段選擇電路140的電晶體242係導通以將在該GLB 239上的-3.6V耦接至BL 238。橫跨記憶體電晶體203的閘極相對基體與汲極的電壓是8.3V。該8.3V的差值係從記憶體電晶 體203的通道注入電子到該電荷捕陷層，此係使得記憶體電晶體203被程式化成為一邏輯"1"。同樣在用以程式化NVM胞201的該程式化操作期間，一個-3.6V的HV信號係被施加至WL 232，該WL 232係耦接至傳輸電晶體202的閘極。一個-2.4V的HV信號係被施加至CSL 240，該CSL 240係耦接至傳輸電晶體202的源極。
在該程式化操作期間，NVM胞201可被禁止，而不是被程式化。為了在一程式化操作期間禁止NVM胞201，區段選擇電路140係開啟(亦即，電晶體241係被導通)，其係從GBL 239耦接一1.2V的電壓信號至BL 238。應該體認到的是，高電壓控制電路126係根據程式化或禁止NVM胞201的決定，而施加-3.6V或1.2V至GBL 239。
圖3B係描繪根據另一實施例，在一程式化操作期間的一非揮發性記憶體陣列的一取消選定的區段。在一取消選定的區段上的程式化操作期間，該取消選定的區段的NMV記憶胞並未被程式化，因而資料值是保持不變的。如同所繪的，在記憶體電晶體203及206的閘極與基體之間的電壓差是在0V，此並不實質改變在該記憶體電晶體203及206的電荷捕陷層中的電荷分布。
圖4A係描繪根據一實施例，在一讀取操作期間的一非揮發性記憶體陣列的一選定的區段。在一選定的區段的一讀取操作期間，一或多個NVM胞的邏輯值可加以讀取。在一選定的區段的一讀取操作期間，該些記憶體電晶體203及206的閘極可以是接地的。在該讀取操作期間，一經抹除的記憶體電晶體可以具有一電流流動。該電流係藉由感測放大器122來加以感測，該感測放大器122係對於該特定的NVM胞暫存一邏輯"0"。在 一讀取操作期間，一經程式化的電晶體實質並沒有電流流動。感測放大器122將會從該經程式化的NVM胞實質沒有感測到電流，並且對於該特定的NVM胞暫存一邏輯"1"。
在NVM胞201的讀取操作期間，一2.5V的HV信號可被施加至WL 232並且耦接至傳輸電晶體202的閘極，而0V可被施加至CSL 240。0V亦可被施加至WLS 231，該WLS 231係耦接至記憶體電晶體203的閘極。區段選擇電路140係藉由施加一2.5V的HV信號至信號線Y 237來導通電晶體243。電晶體243係開啟，此係容許電流能夠流動至CL 236，並且藉由感測放大器122來加以感測。根據NVM胞的讀取是一邏輯"0"或"1"，在BL 238上的電壓可能會從0V變動到0.6V。
圖4B係描繪根據另一實施例，在一讀取操作期間的一非揮發性記憶體陣列的一取消選定的區段。在一讀取操作期間，並沒有NVM胞從一取消選定的區段而被讀取。
圖5是描繪根據一實施例的用於被執行在一非揮發性記憶體裝置上的抹除、程式化及讀取操作之電壓偏壓的表。表501係描繪用於利用CSL架構的記憶體陣列112之列為基礎的電壓信號以及相關的信號線。表501係提供用於例如是一抹除操作、程式化操作、以及讀取操作的不同的操作之電壓信號，以被提供至一選定的區段的一選定的列、一選定的區段的一取消選定的列、以及一取消選定的區段的列。表502係描繪用於利用CSL架構的記憶體陣列112之行為基礎的電壓信號以及相關的信號線。表502係提供用於例如是一抹除操作、程式化操作、以及讀取操作的不同的操作之電壓信號。關於一抹除操作，表502係提供用於一選定的區 段以及取消選定的區段的行之電壓信號。關於一程式化操作，表502係提供用於一將被程式化或禁止之選定的區段的一行、以及一取消選定的區段的一行之電壓信號。關於一讀取操作，表502係提供用於一選定的區段的一選定的行、一選定的區段的一取消選定的行、以及一取消選定的區段的行之電壓信號。表503係描繪在前面的表中所提供的電壓信號之各種的電壓範圍。Vpwr係代表該電源供應器的電壓，例如是外部電源供應器150的正電源軌。當另一例如是VPOS的電壓信號超出一例如是3V的臨界電壓時，VLO可以從0V擺動至Vpwr。當另一例如是VNEG的電壓信號減小到低於一例如是-2V的臨界電壓時，VHI可以從Vpwr擺動至0V。VLO及/或VHI的移位(亦被稱為兩個電源軌的位準移位)可以有助於將NVM裝置102的電晶體保持在SOA中。應該體認到的是，該些電壓範圍係被提供用於說明而不是限制，並且不同的電壓範圍係被使用。此外，表501、502、503係描繪相關圖2A至4A所描繪的電壓信號中的至少某些個的一表格。
圖6是描繪根據一實施例，在一非揮發性記憶胞上被執行的不同操作的流程圖。該些操作可包含一預程式化、一抹除操作、一程式化操作、以及一讀取操作。應該體認到的是，對於每一個操作僅描述該些電壓信號中的某些個而已。用於每一個操作之額外的電壓信號係相關圖2A至圖5而被描述。方法600可以藉由處理邏輯來加以執行，該處理邏輯係包括硬體(例如，電路、專用的邏輯、可程式化的邏輯、微碼)、軟體(例如，在一處理裝置上被執行以進行硬體模擬的指令)、或是其之一組合。在一實施例中，如同在圖1中所示的處理裝置104及/或非揮發性記憶體裝置102的部分或是全部(例如，高電壓控制電路126)可以執行在此所述的操作中的某 些個或是全部。
方法600係開始於區塊605，其中處理邏輯係執行在一預程式化操作期間，程式化該NVM胞201的方法。一預程式化操作係程式化在一列中的所有NVM胞至一邏輯"1"。在一程式化操作期間的程式化可以程式化在一列中的某些NVM胞至一邏輯"1"，同時禁止在相同的列中的其它NVM胞改變值。如同在圖3A、3B及5中所繪的，在一預程式化操作期間的程式化(亦被稱為軟程式化)係使用和在一程式化操作期間的程式化相同的HV及LV電壓信號。一軟程式化的持續期間(例如，HV及LV信號的施加的持續期間)可以是遠小於在一程式化操作期間的程式化的持續期間。例如，一軟程式化可以是大約0.3ms，而一程式化可以是2ms。儘管一軟程式化以及一程式化都增高一NVM胞的記憶體電晶體的臨界電壓(Vt)，但是一軟程式化係相對於一程式化操作的一程式化而較小地改變一記憶體電晶體的臨界電壓(Vt)。在某些實施例中，在一抹除操作之前的一預程式化操作係強化NVM胞的可靠度。
方法600係繼續到區塊610，其中處理邏輯係在一抹除操作期間，藉由施加一第一HV信號(VPOS)至該CSL 240來抹除該NVM胞201。處理邏輯亦施加該第一HV信號(VPOS)至該BL 238。該第一HV信號是高於該電源供應器150的一最高電壓。CSL 240可被偏壓在4.7V。
方法600係繼續到區塊615，其中處理邏輯係在一抹除操作期間，藉由施加一第二HV信號(VNEG)至一耦接至該NVM胞201的第一水平的字線(WLS 231)來抹除該NVM胞201。WLS 231可被偏壓在-3.6V。處理邏輯亦施加該第一HV信號(VPOS)至該基板線(SPW)。SPW可以利用一4.7V 的HV信號來加以偏壓。
方法600係繼續到區塊620，其中處理邏輯係在一程式化操作期間，藉由施加一第二高電壓(HV)信號(VNEG)至一第二水平的字線(WL 232)以及耦接至該NVM胞201的基板線(SPW)，來程式化一NVM裝置102的一非揮發性記憶體(NVM)胞201。該第二HV信號(VNEG)係低於該NVM裝置102的一電源供應器150(例如，接地電源)的一最低電壓。當該電源供應器150範圍是從0V到1.2V時，WL 232以及SPW 270可被偏壓在-3.6V。處理邏輯亦施加一第三HV信號(VNEG3)至該CSL 240。CSL 240可被偏壓在-2.4V左右。該CSL 240係由一區段300的NVM胞所共用。
方法600係繼續到區塊625，其中處理邏輯係在該程式化操作期間，藉由施加一電壓信號(VBL)至一區域位元線(BL 238)來禁止該區段300的NVM胞中的NVM胞201。該電壓信號(例如，LV信號)是在該電源供應器150的一電壓範圍內，並且可以是大約1.2V。應注意到的是，若NVM胞201將在該程式化操作期間被程式化，則BL 238係利用一個-3.6V的HV信號來加以偏壓，並且SPW係利用一個-3.6V的HV信號來加以偏壓。
方法600係繼續到區塊630，其中處理邏輯係在一讀取操作期間，藉由施加一第四HV信號(VBST)至WL 232來讀取該NVM胞201。該第四HV信號係高於該電源供應器150的一最高電壓，並且可被偏壓在2.5V。
圖7是根據一實施例的共源極線驅動器的概要電路圖。電路700係描繪在利用CSL架構的記憶體陣列112中，一被用來偏壓CSL 240的CSL驅動器。在一實施例中，當利用該CSL架構時，該CSL 240係被偏壓在一高於VNEG(例如，-3.6V至-2.4V)的電壓，以在一程式化操作期間降低 通過被禁止的胞的傳輸電晶體的次臨界漏電流。在一程式化操作期間，該些被禁止的胞係耦接至具有以下的電壓之信號線，BL=1.2V並且WLS=4.7V。為了解決前述的問題，電路700係被設計以使用VNEG作為負電源。根據邏輯值(例如，csldac<2：0>)的設定，該電路CSL_BUF的輸出可以在-2.8V至-2.1V之間變化。
在CSL_BUF的電壓信號可以耦接至一額外的HV多工器(未顯示)，其係在一程式化操作期間傳送在CSL_BUF的電壓信號(例如，VNEG3)、在一抹除操作期間傳送VPOS、或是在該讀取操作期間傳送Vgnd(例如，0V)至在選定的記憶體區段中的CSL 240。
圖8是根據一實施例的一字線驅動器的概要電路圖。電路800係描繪一結合實施CSL架構的NVM裝置102而被使用的字線(WL)驅動器電路。電路800係使用一來源區段以部份地解碼低電壓(LV)(亦即，在該電源供應器的範圍內，例如是0V到1.2V)以及HV信號。接在該來源區段之後的是一分散式驅動器，以達成所需的速度(<2ns)。在一利用CSL架構的NVM裝置的一實施例中，在該電路800的輸出之電壓信號(其可以耦接至WL 232)在該選定的區段的一程式化操作期間大約是在VNEG位準(例如，-3.6V至-2.4V)，此係有助於消除通過該傳輸電晶體202的漏電流。
圖9是根據一實施例的一高電壓頁閂鎖的概要電路圖。在NVM裝置的某些實施例中，該VBL電壓係受限在電源供應器150的範圍內。例如，用於電源供應器150的正電源軌之最小的值是1.08V，其係足以在一程式化操作期間針對於被禁止的行來保護防止位元線干擾機制。改變到較小的技術節點，則該電壓供應值亦變成較小的。在55nm的技術節點中， 電源供應器150之最小的高電源軌可能會變成低到0.9V，此可能是不足以供VBL保護防止位元線干擾。響應於在該高電源軌的電源供應器電壓上的縮減，一從0.5V到1.2V的用於VBL之新的電壓範圍可被使用於一範圍在0.85-1.32V之間的電源供應器。電路900係描繪一高電壓頁閂鎖(HVPL)，其係容許可以是高於或低於電源供應器150的高電源軌的VBL的傳遞。
在電路900中，該VBL電壓信號可以透過該NMOS電晶體950來加以傳遞，當VBL被傳遞到該些GBL之上時，該NMOS電晶體950的閘極可被偏壓在VPOS位準。此種配置可以簡化該HV電路，並且減少被偏壓在VBL信號位準的電晶體以及不同的井的數量。一第二改變係包含使得該預程式化操作變成為一正規的程式化操作，在該操作期間，所有的HVPL都被載入資料=1。此種改變可以容許負電壓所需的兩個分支縮減成為只有一分支。圖10A及10B是根據一實施例的高電壓頁閂鎖的概要電路圖。電路1000是一種具有兩個分支的HVPL，而電路1050係描繪一種具有單一分支的HVPL。圖10B是圖9的高電壓頁閂鎖的詳細圖示。
圖11係描繪根據另一實施例的一高電壓頁閂鎖的概要電路圖。電路1100係描繪一HVPL之一替代的實施方式。
圖12係描繪根據另一實施例的一區段選擇電路的概要電路圖。電路1200係描繪一區段選擇電路之一替代的實施方式。在電路1200中，一較大的等效的電晶體可被用來連接在BL與CL之間。該較大的等效的電晶體可以改善讀取時間。NMOS裝置1104可被加入以降低來自未被選擇的區段的BL至GBL漏電流。此種實施方式可以最小化藉由一負充電泵所傳遞的電流，此可以導致一較小的矽面積。
圖13是描繪根據另一實施例的一種非揮發性記憶體系統的方塊圖。電路1300是另一種其中本揭露內容可以操作之NVM系統。
本發明的實施例係包含在此所述的各種的操作。這些操作可以藉由硬體構件、軟體、韌體、或是其之一組合來加以執行。
某些實施例可被實施為一種電腦程式產品，其可包含被儲存在一非暫態的機器可讀取的媒體上的指令。這些指令可被用來程式化一般用途或特殊用途的處理器，以執行所述的操作。一機器可讀取的媒體係包含用於以一種機器(例如，電腦)可讀取的形式(例如，軟體、處理應用程式)來儲存或發送資訊的任何機構。該機器可讀取的媒體可包含但不限於磁性的儲存媒體(例如，軟碟片)；光學儲存媒體(例如，CD-ROM)；磁光儲存媒體；唯讀記憶體(ROM)；隨機存取記憶體(RAM)；可抹除的可程式化記憶體(例如，EPROM及EEPROM)；快閃記憶體；或是其它類型的適合用於儲存電子指令之媒體。
此外，某些實施例可被實施在分散式計算環境中，其中該機器可讀取的媒體係被儲存在超過一電腦系統上，且/或藉由超過一電腦系統來加以執行。此外，被傳輸在電腦系統之間的資訊可以橫跨連接該些電腦系統的通訊媒體而被拉取或是推送。
儘管在此的方法的操作係以一特定的順序而被展示及敘述，但是每一種方法的操作的順序可被改變，使得某些操作可以用一相反的順序來加以執行、或是使得某些操作可以(至少部分)與其它操作同時來加以執行。在另一實施例中，指令或是不同的操作的子操作可以是用一種斷續及/或交替的方式。如同在此所用的術語"第一"、"第二"、"第三"、"第四"、 等等係意謂作為標籤以在不同的元件之間做區別，並且可能不一定具有一根據其數字的指定之順序的意義。
以上的說明係闡述許多特定的細節，例如是特定的系統、構件、方法、等等的例子，以便於提供本發明的數個實施例之理解。然而，對於熟習此項技術者而言可能明顯的是，本發明的至少某些實施例可以在無這些特定的細節下加以實施。在其它實例中，眾所周知的構件或方法並未被詳細地敘述、或是以簡單的方塊圖格式來加以呈現，以便於避免不必要地模糊本發明。因此，所闡述的特定的細節僅僅是範例的而已。特定的實施方式可以是與這些範例的細節不同，而仍然被思及是在本發明的範疇內。
100‧‧‧NVM系統
102‧‧‧NVM裝置
104‧‧‧處理裝置
106‧‧‧位址匯流排
108‧‧‧資料匯流排
110‧‧‧控制匯流排
112‧‧‧記憶體陣列
114‧‧‧列解碼器
118‧‧‧行解碼器
122‧‧‧感測放大器
124‧‧‧命令及控制電路
126‧‧‧高電壓控制電路
131‧‧‧區段A
132‧‧‧區段N
140‧‧‧區段選擇電路
150‧‧‧外部電源供應器

Claims (20)

  1. 一種方法，其係包括：在一抹除操作期間，抹除一記憶體裝置的一非揮發性記憶體(NVM)胞，該抹除係包括：施加一第一HV信號(VPOS)至一共源極線(CSL)，其中該CSL係在一區段的NVM胞中的NVM胞之間共用，並且其中該第一HV信號係高於一電源供應器的一最高電壓；以及施加該第一HV信號至一區域位元線(BL)。
  2. 如申請專利範圍第1項之方法，其中在該抹除操作期間抹除該NVM胞進一步包括：施加一第二HV信號(VNEG)至耦接於該NVM胞的一第一字線(WLS)，其中該第二HV信號係低於該記憶體裝置的一接地電源的一最低電壓；以及施加該第一HV信號至耦接於該NVM胞的一基板線(SPW)。
  3. 如申請專利範圍第1項之方法，其進一步包括：在一程式化操作期間，程式化該記憶體裝置的該NVM胞，該程式化係包括：施加一第二HV信號(VNEG)至一第二字線(WL)以及耦接於該NVM胞的一基板線(SPW)，其中該第二HV信號係低於該記憶體裝置的一接地電源的一最低電壓；以及施加一第三HV信號(VNEG3)至耦接於該NVM胞的該CSL。
  4. 如申請專利範圍第3項之方法，其進一步包括：在該程式化操作期間，藉由施加一電壓信號至該區域位元線(BL)以禁止 該NVM胞，其中該電壓信號係在該電源供應器的一電壓範圍內。
  5. 如申請專利範圍第1項之方法，其進一步包括：在一讀取操作期間，藉由施加一第四HV信號(VBST)至一第二字線(WL)以讀取該NVM胞，其中該第四HV信號係高於該電源供應器的該最高電壓。
  6. 如申請專利範圍第1項之方法，其中該NVM胞是一電荷捕陷記憶胞。
  7. 如申請專利範圍第1項之方法，其中該NVM胞是一矽氧化物氮化物氧化物矽(SONOS)記憶胞。
  8. 如申請專利範圍第1項之方法，其中該CSL係在該NVM區段的複數個列的NVM胞以及複數個行的NVM胞之間共用。
  9. 一種系統，其係包括：一非揮發性記憶體(NVM)胞，其係耦接至一共源極線(CSL)，其中該CSL係在一區段的複數個NVM胞之間共用；以及一電壓控制電路，其係用以控制複數個高電壓(HV)信號以用於該NVM胞的操作，同時維持一安全操作區域(SOA)，其中該複數個HV信號係高於一記憶體裝置的一電源供應器的一最高電壓、或是低於一接地電源的一最低電壓。
  10. 如申請專利範圍第9項之系統，其進一步包括：一區段選擇電路，其係耦接至該區段的一行的NVM胞，以控制被施加到一區域位元線(BL)的一位元線電壓，該區段選擇電路係包括三個金屬氧化物半導體場效電晶體(MOSFET)。
  11. 如申請專利範圍第9項之系統，其進一步包括：一區域位元線(BL)，其係耦接至該NVM胞；並且 該電壓控制電路係用以在一抹除操作期間施加一第一HV信號(VPOS)至該CSL及該BL以抹除該NVM胞，其中該第一HV信號係高於該電源供應器的該最高電壓。
  12. 如申請專利範圍第11項之系統，其進一步包括：一字線(WL)，其係耦接至該NVM胞；並且該電壓控制電路係用以在一程式化操作期間施加一第二高電壓(HV)信號(VNEG)至該WL以及一基板線(SPW)以程式化該NVM胞，其中該第一HV信號係低於該記憶體裝置的該接地電源的該最低電壓。
  13. 如申請專利範圍第10項之系統，其中該區段選擇電路係包括：一第一N通道金屬氧化物半導體場效電晶體(nMOSFET)，其係包括一第一閘極、一第一井、一第一源極、以及耦接至該BL的第一汲極；一第二nMOSFET，其係包括一第二閘極、一第二井、一第二汲極、以及耦接至該BL的第二源極；以及一P通道金屬氧化物半導體場效電晶體(pMOSFET)，其係包括一第三閘極、一第三井、一第三汲極、以及耦接至該BL的第三源極。
  14. 如申請專利範圍第9項之系統，其中該SOA是在一電晶體中的不同的端子之間的一組電壓差，該電晶體可被偏壓於該組電壓差中而不受到損壞。
  15. 一種設備，其係包括：一記憶體裝置的一區段的一非揮發性記憶體(NVM)胞；一共源極線(CSL)，其係耦接至該NVM胞，其中該CSL係在該區段的複數個NVM胞之間共用； 一區域位元線(BL)，其係耦接至該NVM胞；以及一電壓控制電路，其係用以在一抹除操作期間施加一第一高電壓(HV)信號(VPOS)至該CLS以及該BL以抹除該NVM胞，其中該第一HV信號係高於該記憶體裝置的一電源供應器的一最高電壓。
  16. 如申請專利範圍第15項之設備，其進一步包括：一第一字線(WLS)，其係耦接至該NVM胞；一基板線(SPW)，其係耦接至該NVM胞；以及該電壓控制電路係用以在一抹除操作期間施加該第一HV信號至該基板線(SPW)並且施加一第二HV信號(VNEG)至該WLS，以抹除該NVM胞，其中該第二HV信號係低於該記憶體裝置的一接地電源的一最低電壓。
  17. 如申請專利範圍第15項之設備，其進一步包括：一第二字線(WL)，其係耦接至該NVM胞；一基板線(SPW)，其係耦接至該NVM胞；以及該電壓控制電路係用以在一程式化操作期間施加一第二HV信號(VNEG)至該WL以及該SPW並且施加一第三HV信號(VNEG3)至該CSL，以程式化該NVM胞。
  18. 如申請專利範圍第15項之設備，其進一步包括：一第二字線(WL)，其係耦接至該NVM胞；以及該電壓控制電路係用以在一讀取操作期間施加一第四HV信號(VBST)至該WL以讀取該NVM胞，其中該第四HV信號係高於該電源供應器的該最高電壓。
  19. 如申請專利範圍第15項之設備，其中該NVM胞是一電荷捕陷記憶 胞。
  20. 如申請專利範圍第15項之設備，其中該CSL係在該NVM區段的複數個列的NVM胞以及複數個行的NVM胞之間共用。
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