CN107017301A - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN107017301A
CN107017301A CN201611128342.7A CN201611128342A CN107017301A CN 107017301 A CN107017301 A CN 107017301A CN 201611128342 A CN201611128342 A CN 201611128342A CN 107017301 A CN107017301 A CN 107017301A
Authority
CN
China
Prior art keywords
dielectric layer
cushion
semiconductor substrate
groove
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201611128342.7A
Other languages
English (en)
Inventor
吕相钦
吴建志
杨哲勋
陈鸿文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107017301A publication Critical patent/CN107017301A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体结构，包含半导体衬底、介电层、缓冲层、至少一个凹槽和至少一个导体。介电层位于半导体衬底上。缓冲层位于半导体衬底和介电层之间。凹槽穿过介电层和缓冲层延伸进半导体衬底内，其中缓冲层相对于蚀刻工艺具有去除速率以形成凹槽。缓冲层的去除速率介于半导体衬底的去除速率和介电层的去除速率之间。导体位于凹槽内。本发明实施例涉及半导体结构及其制造方法。

Description

半导体结构及其制造方法
技术领域
本发明实施例涉及半导体结构及其制造方法。
背景技术
集成电路(IC)的制造已经受到形成在半导体器件中的IC的密度的增加所驱动。这通过实施更激进的设计规则以允许形成更大密度的IC器件的来完成。但是，诸如晶体管的IC器件的增加的密度还增加了处理具有减小的部件尺寸的半导体器件的复杂性。
发明内容
根据本发明的一些实施例，提供了一种半导体结构，包括：半导体衬底；介电层，存在于所述半导体衬底上；缓冲层，存在于所述半导体衬底和所述介电层之间的；至少一个凹槽，穿过所述介电层和所述缓冲层延伸至所述半导体衬底内，其中，所述缓冲层相对于蚀刻工艺具有去除速率以形成所述凹槽，并且所述缓冲层的去除速率介于所述半导体衬底的去除速率和所述介电层的去除速率之间；以及至少一个导体，存在于所述凹槽内。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：半导体衬底，所述半导体衬底中具有至少一个凹槽；缓冲层，存在于所述半导体衬底上并且所述缓冲层中具有至少一个开口；介电层，存在于所述缓冲层上并且所述介电层中具有至少一个开口，其中，所述介电层的开口、所述缓冲层的开口和所述半导体衬底的凹槽相互连通，所述缓冲层对用于蚀刻所述凹槽的蚀刻剂的具有蚀刻阻抗，并且所述缓冲层的蚀刻阻抗介于所述半导体衬底的蚀刻阻抗和所述介电层的蚀刻阻抗之间；以及至少一个导体，至少位于所述凹槽中。
根据本发明的又一些实施例，还提供了一种制造半导体结构的方法，包括：在半导体衬底上形成缓冲层；在所述缓冲层上形成介电层；在所述半导体衬底中形成穿过所述缓冲层和所述介电层的至少一个凹槽，其中，所述缓冲层相对于形成所述凹槽具有去除速率，且所述缓冲层的去除速率介于所述半导体衬底的去除速率和所述介电层的去除速率之间；以及在所述凹槽中形成至少一个导体。
附图说明
当结合附图阅读时，将从以下详细说明中最好地理解本发明的方面。应当注意，根据行业的标准实践，则各种部件并未按照比例绘制。事实上，为了简化说明，可以任意增加或减少各种部件的尺寸。
图1是根据本发明的一些实施例的制造半导体器件的方法的操作流程图。
图2A至2L是根据本发明的一些实施例的制造半导体器件的方法的截面图。
具体实施方式
以下公开提供了多个不同的实施例或实例，用于实施所提供的主题的不同部件。以下描述组件和装置的特定实例，以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下说明书中的第二部件上或上方的第一部件的形成可包含第一和第二部件直接接触的实施例，且还可包含在第一和第二部件之间形成附加部件、使第一和第二部件不直接接触的实施例。此外，本发明可重复在各实例中的参考数字和/或字母。这种重复是为了简单和清楚，其本身不规定所讨论的各个实施例和/或构造之间的关系。
这里所使用的术语仅仅是用于描述特定实施例，并不旨在限制本发明。正如本文使用的单数形式“一”、“一个”和“该”旨在同样包含复数形式，除非上下文另外明确指出。还应当理解，当术语“包括”和/或“包含”，或者“含有”和/或“包住”或者“具有”和/或“有”用在本说明书中时，其指存在多个列出的部件、区域、整数、操作、元件和/或组件，但并不排除存在或附加一个或多个其他部件、区域、整数、操作、元件、组件和或/其组合。
此外，为了便于描述，本文使用例如“下方”、“下面”、“低于”、“上方”、“上面”等空间相对术语，以描述如图所示的一个元件或部件与另一元件或部件的关系。空间相对术语用以包含除了附图所示的定向之外在使用或操作中的器件的不同定向。装置可被另外定向(旋转90度或在其他定向)，且此处使用的空间相对叙词可做相应解释。
除非另外限定，这里使用的所有术语(包括技术术语和科学术语)具有本发明所属的技术领域内的普通技术人员所通常理解的相同的含义。还应当理解，此处使用的术语，比如常用词典中定义的术语应被解释为具有与相关技术和本发明的上下文中的意义一致的意义，并且不应理想化或过于正式地解释，除非在此明确界定。
图1是根据本发明的一些实施例的制造半导体结构的方法的操作S10至S80的流程图。方法开始于操作S10，其中在半导体衬底中形成至少一个沟槽。方法继续操作S20，其中在半导体衬底上形成缓冲层。方法继续操作S30，其中在缓冲层上形成第一介电层。方法继续操作S40，其中在第一介电层和缓冲层上形成第二介电层。方法继续操作S50，其中执行去除工艺以形成至少一个带有至少一个侧壁的通孔。方法继续操作S60，其中在通孔结构的侧壁上形成衬垫层。方法继续操作S70，其中在绝缘层上和通孔结构内形成阻挡层。方法继续操作S80，其中在通孔结构中形成至少一个导体。
图2A至2L是根据本发明的一些实施例的制造半导体器件100的方法的截面图。上面提到的操作S10至S80分别在图2A至2L中展示。
参考图2A。至少一个沟槽103形成在半导体衬底102中(图1中的操作S10)。在形成沟槽103后，半导体衬底102中具有沟槽103。在一些实施例中，半导体衬底102可由半导体材料制成，例如硅、碳化硅(SiC)、硅锗(SiGe)、III-V族半导体、其组合等。在一些实施例中，沟槽103通过反应性离子蚀刻(RIE)方法形成。在一些实施例中，沟槽103是至少一个隔离区的一部分，例如浅沟槽隔离(STI)区。因此，根据一些实施例，沟槽103形成于半导体衬底102中且用于限定诸如金属-氧化物-半导体(MOS)器件的半导体器件的有源区。
参考图2B。缓冲层104形成在半导体衬底102上(图1中的操作S20)，其中缓冲层104形成在半导体衬底102的沟槽103的至少一个侧壁和底面上。在一些实施例中，半导体衬底102的顶面(即，面对沟槽103的表面)被缓冲层104覆盖。在一些实施例中，形成在半导体衬底102上的缓冲层104是凹形。在一些实施例中，缓冲层104由硅、碳化硅(SiC)或氮化硅(SiN)制成。形成缓冲层104的可用形成方法包含等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、次大气压化学汽相沉积(SACVD)和其他沉积方法。在一些实施例中，半导体衬底102和缓冲层104由不同材料制成。
参考图2C。第一介电层106形成在缓冲层104上(图1中的操作S30)，其中第一介电层106形成在沟槽103中。在一些实施例中，缓冲层104和第一介电层106的最上表面(即缓冲层104的位于沟槽103外侧并且远离半导体衬底102的表面和第一介电层106的远离半导体衬底102的表面)大体上共面。在一些实施例中，第一介电层106位于沟槽103中以形成STI结构。
在第一介电层106的形成中，第一介电层106可过填充沟槽103，且因此缓冲层104的最上表面被第一介电层106覆盖。然后，在第一介电层106上执行平坦化工艺直至暴露缓冲层104，以使缓冲层104和第一介电层106的最上表面大体上共面。在一些实施例中，第一介电层106通过化学汽相沉积(CVD)形成，且平坦化工艺包含化学机械平坦化(CMP)工艺。在一些实施例中，第一介电层106由，例如二氧化硅(SiO2)、氮氧化硅(SiOxNy)、氮化硅(SiN)、氧化物材料、氮化物材料或其组合制成。
参考图2D。接触区108形成在半导体衬底102中或上。在一些实施例中，接触区108位于沟槽103外侧。在一些实施例中，第一介电层106和接触区108在缓冲层104上的垂直投影互相独立。在一些实施例中，接触区108可以是诸如用于制造集成电路的晶体管、二极管等的用于半导体器件的组件的接触区。
参考图2E。第二介电层110形成在第一介电层106和缓冲层104上(图1中的操作S40)。在一些实施例中，第二介电层110的面对半导体衬底102的表面连接到缓冲层104和第一介电层106的最上表面。在一些实施例中，缓冲层104和第一介电层106被第二介电层110覆盖。在一些实施例中，第二介电层110充当层间介电层。在一些实施例中，第二介电层110通过CVD工艺形成。在一些实施例中，第二介电层110由，例如，氧化硅(SiO2)、氮氧化硅(SiOxNy)、氮化硅(SiN)、氧化物材料、氮化物材料或其组合制成。
参考图2F。接触插塞109形成为穿过充当层间介电层的第二介电层110。在一些实施例中，接触插塞109形成为电连接到接触区108，其中接触插塞109和第二介电层110的最上表面(即第二介电层110的远离半导体衬底102的表面和接触插塞109的远离半导体衬底102的表面)大体上共面。在一些实施例中，接触插塞109由诸如金属的导电材料制成。在一些实施例中，在接触插塞109的形成中，在第二介电层110和缓冲层104中形成通孔以暴露接触区108。然后，诸如钨(W)的导电材料过填充通孔，且然后执行平坦化工艺以去除通孔外的过量的导电材料以形成接触插塞109。然后，在一些实施例中，抛光停止层114形成在第二介电层110上，其中抛光停止层114位于第二介电层110的最上表面上。在一些实施例中，抛光停止层114由碳化硅(SiC)制成。
参考图2G。在一些实施例中，在形成抛光停止层114后，对抛光停止层114、第二介电层110、第一介电层106、缓冲层104和半导体衬底102的组合执行的后续工艺是去除工艺，其中执行去除工艺以在该组合中形成至少一个通孔。在一些实施例中，为了执行去除工艺，光刻胶层116形成在抛光停止层114上，其中将光刻胶层116图案化为在其中具有开口O1。因此，抛光停止层114的一部分通过开口O1暴露。在一些实施例中，光刻胶层116的开口O1在半导体衬底102上的垂直投影位于半导体衬底102的沟槽103内。在一些实施例中，光刻胶层116的开口O1在半导体衬底102上的垂直投影位于第一介电层106在半导体衬底102上的垂直投影内。
在一些实施例中，通过旋转涂布将光刻胶层116施加到抛光停止层114上。然后预烘烤光刻胶层116以驱除过量的光刻胶溶剂。预烘烤后，光刻胶层116暴露在强光的图案下。曝光引起化学变化，使一些光刻胶层116可溶于照相显影剂。在一些实施例中，可在显影前执行曝光后烘烤(PEB)以帮助减少由入射光的相长干涉和相消干涉图案引起的驻波现象。然后将照相显影剂施加到光刻胶层116以去除一些可溶于照相显影剂的光刻胶层116，且在去除一些光刻胶层116之后，形成光刻胶层116的开口O1。然后硬烘烤保留的光刻胶层116以固化保留的光刻胶层116。
参考图2H。执行去除工艺(图1中的框S50)。在去除工艺中，穿过具有开口O1的光刻胶层116(见图2G)，对抛光停止层114、第二介电层110、第一介电层106、缓冲层104和半导体衬底102图案化，以形成穿过半导体衬底102的凹槽111、穿过缓冲层104的开口O2、穿过第一介电层106的开口O3和穿过第二介电层110的开口O4。在一些实施例中，开口O2-O4和凹槽111的组合是带有至少一个侧壁113的通孔结构112，其中通孔结构112穿过第二介电层110、第一介电层106和缓冲层104延伸进半导体衬底102内。
换言之，通过依次去除抛光停止层114的一部分、第二介电层110的一部分、第一介电层106的一部分、缓冲层104的一部分和半导体衬底102的一部分在光刻胶层116(见图2G)的开口O1内形成通孔结构112。因此，光刻胶层116(见图2G)被去除以产生如图2H的结构。在一些实施例中，位于沟槽103的第一介电层106(见图2G)形成为STI结构，其在相邻的半导体器件之间提供电隔离。在第一介电层106由氧化物材料制成的实施例中，位于沟槽103的第一介电层106(见图2G)形成为STI氧化物。
在一些实施例中，在形成凹槽111后，半导体衬底102在其中具有凹槽111，缓冲层104在其中具有开口O2，第一介电层106在其中具有开口O3，第二介电层110在其中具有开口O4，其中，第二介电层110的开口O4、第一介电层106的开口O3、缓冲层104的开口O2和半导体衬底102的凹槽111互相连通。在一些实施例中，由开口O2-O4和凹槽111形成的通孔结构112是衬底通孔(TSV)。在一些实施例中，缓冲层104的开口O2、第一介电层106的开口O3、第二介电层110的开口O4在半导体衬底102上的垂直投影位于通孔结构112的底面的相同区域。在一些实施例中，通孔结构112的深度大约在80um至120um范围内。
在一些实施例中，去除工艺用于形成通孔结构112，其穿过第二介电层110、第一介电层106和缓冲层104延伸进半导体衬底102。在一些实施例中，缓冲层104具有相对于形成通孔结构112的工艺的去除速率，且缓冲层104的去除速率介于半导体衬底102的去除速率和第一介电层106的去除速率之间，例如，蚀刻工艺。缓冲层104的去除速率低于半导体衬底102的去除速率，且缓冲层104的去除速率高于第一介电层106的去除速率。在一些实施例中，半导体衬底102由硅制成，缓冲层104由碳化硅(SiC)、氮化硅(SiN)或其组合制成，且第一介电层106由氧化物材料制成。在一些实施例中，第二介电层110同样由氧化物材料制成，且因此第一介电层106和第二介电层110的去除速率彼此类似。因此，缓冲层104的去除速率同样低于第二介电层110的去除速率。
由于缓冲层104的去除速率介于半导体衬底102的去除速率和第一介电层106的去除速率之间，所以通孔结构112的侧壁113顺利形成在缓冲层104和第一介电层106之间的界面处及半导体衬底102和缓冲层104的之间的界面处。换言之，由于缓冲层104的去除速率介于半导体衬底102的去除速率和第一介电层106的去除速率之间，缓冲层104提供缓冲作用，以阻止侧凹槽形成在彼此连接的两层之间的界面附近的通孔结构112的侧壁113上，也就是，靠近半导体衬底102和缓冲层104之间的界面处和靠近缓冲层104和第一介电层106之间的界面处。
在一些实施例中，用于形成通孔结构112的去除工艺包含蚀刻工艺，例如深反应性离子蚀刻(DRIE)。在其中通过蚀刻工艺执行去除工艺的此类实施例中，半导体衬底102、缓冲层104和第一介电层106和第二介电层110通过蚀刻剂蚀刻。在其中使用蚀刻剂的此类实施例中，缓冲层104具有蚀刻阻抗，其中缓冲层104的蚀刻阻抗介于半导体衬底102的蚀刻阻抗和第一介电层106的蚀刻阻抗之间。在一些实施例中，缓冲层104的蚀刻阻抗高于半导体衬底102的蚀刻阻抗且缓冲层104的蚀刻阻抗低于第一介电层106的蚀刻阻抗。此外，在一些实施例中，第二介电层110具有蚀刻阻抗，且第一介电层106和第二介电层110的蚀刻阻抗彼此类似。因此，缓冲层104的蚀刻阻抗同样低于第二介电层110的蚀刻阻抗。
此外，在通过DRIE执行去除工艺的实施例中，使用时序蚀刻和钝化化学物质，其中，使用时序蚀刻和钝化化学物质的方法是bosch深反应性离子蚀刻(bosch DRIE)。在使用bosch DRIE方法的实施例中，在由开口O2-O4和凹槽111的组合形成的通孔结构112的侧壁113上交替执行高密度等离子体蚀刻和钝化层形成，其中，六氟化硫(SF6)用作蚀刻气体且八氟环丁烷(C4F8)用作钝化层的基底。
换言之，在一些实施例中，bosch DRIE方法包含脉冲蚀刻工艺，其包含各向同性蚀刻和钝化的替换步骤，且重复替换步骤直至达到通孔结构112的预期深度。因此，boschDRIE方法中的等离子体包含一些自几乎垂直方向攻击目标衬底(例如，半导体衬底102、缓冲层104、第一介电层106和第二介电层110的离子。在一些实施例中，钝化层保护全部目标衬底免受进一步化学攻击并阻止进一步(横向)蚀刻。然而，在蚀刻工艺中，轰击目标衬底的定向离子在底部处攻击钝化层但并不沿边攻击钝化层。在一些实施例中，多次重复各向同性蚀刻和钝化步骤。此外，循环时间与各属性相关。例如，短周期产生较平滑的侧壁，且长周期产生较高的蚀刻速率。
参考图2I。在通孔结构112的侧壁113上和抛光停止层114上形成衬垫层118(图1中的框S60)。在一些实施例中，衬垫层118由氧化硅(SiO2)或掺碳氧化硅(SiOC)制成。在一些实施例中，使用正硅酸乙酯(TEOS)或臭氧TEOS形成衬垫层118。
参考图2J。在衬垫层118上和在通孔结构112内形成阻挡层120(图1中的框S70)。在一些实施例中，阻挡层120由诸如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钌(Ru)、钴(Co)、镍(Ni)、硼化镍、氮化钨等的金属或金属氮化物(单独或其组合)制成。
参考图2K。至少一个导体122形成在通孔结构112中(图1中的框S80)。在一些实施例中，导体122位于阻挡层120上且在由开口O2-O4和凹槽111的组合形成的通孔结构112内。
在一些实施例中，导体122由晶种层(未示出)形成。在其中导体122由晶种层形成的此类实施例中，晶种层形成在阻挡层120上以使导体122由其形成。在一些实施例中，晶种层通过物理汽相沉积(PVD)工艺由铜制成。通过此工艺，在阻挡层120上形成晶种层后，由晶种层形成导体122，以填充由开口O2-O4和凹槽111的组合形成的通孔结构112的保留部分。在一些实施例中，导体122由具有低阻抗的金属制成，例如铜，且导体122通过电镀工艺、化学镀工艺、电接枝工艺、PVD工艺等形成。
在一些实施例中，对导体122执行进一步热处理工艺，其中，热处理工艺包含退火工艺。在导体122由铜制成的实施例中，退火工艺的温度大约在300℃至500℃的范围内，且退火工艺的持续时间在10至60分钟的范围内。退火工艺释放了在铜制导体122的形成过程中形成的应力。
参考图2L。执行平坦化工艺。在一些实施例中，对抛光停止层114上方的结构执行平坦化工艺。在一些实施例中，平坦化工艺包含CMP工艺，且抛光停止层114充当CMP停止层。在一些实施例中，对存在于抛光停止层114上的衬垫层118、阻挡层120和导体122执行平坦化工艺，直至暴露缓冲层104，以使抛光停止层114和导体122的最上表面大体上共面。在执行平坦化工艺后，获得图2L中的结构且该结构是上述的半导体结构100。半导体结构100包含半导体衬底102、缓冲层104、第一介电层106、第二介电层110、抛光停止层114、衬垫层118、阻挡层120和导体122。半导体结构100具有通孔结构112，其穿过第二介电层110、第一介电层106和缓冲层104延伸进半导体衬底102内。半导体衬底102在其中具有凹槽111。位于半导体衬底102和第一介电层106之间的缓冲层104在其中具有开口O2。位于半导体衬底102上的第一介电层106在其中具有开口O3。位于半导体衬底102上的第二介电层110在其中具有开口O4。此外，如上所述，通孔结构112是根据一些实施例的TSV。导体122至少位于通孔结构112中。
如上所述，在半导体结构中，由于缓冲层的去除速率介于半导体衬底的去除速率和第一介电层的去除速率之间，因此阻止了侧凹槽形成在靠近两个彼此连接的层之间的界面处的通孔结构的侧壁上。因此，在带有此结构的导体形成后，即使导体扩展并对半导体衬底、缓冲层、第一介电层和第二介电层中的一个产生应力，仍能阻止应力导致半导体衬底、缓冲层、第一介电层和第二介电层中的一个破裂的情况。因此，避免了导体扩展并对半导体衬底和STI结构之间的通孔结构的侧壁产生应力，且最终裂缝自通孔结构的侧壁扩展的情况。
根据本发明的各实施例，一种半导体结构包含半导体衬底、介电层、缓冲层、至少一个凹槽和至少一个导体。介电层位于半导体衬底上。缓冲层位于半导体衬底和介电层之间。凹槽穿过介电层和缓冲层延伸进半导体衬底，其中缓冲层相对于蚀刻工艺具有去除速率以形成凹槽。缓冲层的去除速率介于半导体衬底的去除速率和介电层的去除速率之间。导体位于凹槽内。
根据本发明的各实施例，一种半导体结构包含半导体衬底、缓冲层、介电层和至少一个导体。半导体衬底在其中具有至少一个凹槽。位于半导体衬底上的缓冲层在其中具有至少一个开口。位于缓冲层上的介电层在其中具有至少一个开口。介电层的开口、缓冲层的开口和半导体衬底的凹槽互相连通。缓冲层对用于蚀刻凹槽的蚀刻剂具有蚀刻阻抗，且缓冲层的蚀刻阻抗介于半导体衬底的蚀刻阻抗和介电层的蚀刻阻抗之间。导体至少位于凹槽内。
根据本发明的各实施例，提供了制造半导体结构的方法。方法包含在半导体衬底上形成缓冲层，在缓冲层上形成介电层和在半导体衬底中形成至少一个穿过缓冲层和介电层的凹槽。缓冲层具有相对于形成凹槽的去除速率，且缓冲层的去除速率介于半导体衬底的去除速率和第一介电层的去除速率之间。至少一个导体形成在凹槽内。
根据本发明的一些实施例，提供了一种半导体结构，包括：半导体衬底；介电层，存在于所述半导体衬底上；缓冲层，存在于所述半导体衬底和所述介电层之间的；至少一个凹槽，穿过所述介电层和所述缓冲层延伸至所述半导体衬底内，其中，所述缓冲层相对于蚀刻工艺具有去除速率以形成所述凹槽，并且所述缓冲层的去除速率介于所述半导体衬底的去除速率和所述介电层的去除速率之间；以及至少一个导体，存在于所述凹槽内。
在上述半导体结构中，所述缓冲层的去除速率小于所述半导体衬底的去除速率。
在上述半导体结构中，所述缓冲层的去除速率大于所述介电层的去除速率。
在上述半导体结构中，所述凹槽是衬底通孔(TSV)。
在上述半导体结构中，所述半导体衬底中具有至少一个沟槽，并且所述介电层存在于所述沟槽中以形成浅沟槽隔离结构。
在上述半导体结构中，所述半导体衬底由硅制成，所述缓冲层由碳化硅(SiC)、氮化硅(SiN)或它们的组合制成，并且所述介电层由氧化物材料制成。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：半导体衬底，所述半导体衬底中具有至少一个凹槽；缓冲层，存在于所述半导体衬底上并且所述缓冲层中具有至少一个开口；介电层，存在于所述缓冲层上并且所述介电层中具有至少一个开口，其中，所述介电层的开口、所述缓冲层的开口和所述半导体衬底的凹槽相互连通，所述缓冲层对用于蚀刻所述凹槽的蚀刻剂的具有蚀刻阻抗，并且所述缓冲层的蚀刻阻抗介于所述半导体衬底的蚀刻阻抗和所述介电层的蚀刻阻抗之间；以及至少一个导体，至少位于所述凹槽中。
在上述半导体结构中，所述缓冲层的蚀刻阻抗大于所述半导体衬底的蚀刻阻抗。
在上述半导体结构中，所述缓冲层的蚀刻阻抗小于所述介电层的蚀刻阻抗。
在上述半导体结构中，所述凹槽是衬底通孔(TSV)。
在上述半导体结构中，所述半导体衬底由硅制成，所述缓冲层由碳化硅(SiC)、氮化硅(SiN)或它们的组合制成，并且所述介电层由氧化物材料制成。
根据本发明的又一些实施例，还提供了一种制造半导体结构的方法，包括：在半导体衬底上形成缓冲层；在所述缓冲层上形成介电层；在所述半导体衬底中形成穿过所述缓冲层和所述介电层的至少一个凹槽，其中，所述缓冲层相对于形成所述凹槽具有去除速率，且所述缓冲层的去除速率介于所述半导体衬底的去除速率和所述介电层的去除速率之间；以及在所述凹槽中形成至少一个导体。
在上述方法中，所述缓冲层的去除速率小于所述半导体衬底的去除速率。
在上述方法中，所述缓冲层的去除速率大于所述介电层的去除速率。
在上述方法中，形成所述凹槽包括深反应离子蚀刻。
在上述方法中，形成所述凹槽包括使用时序蚀刻和钝化化学物质的深反应离子蚀刻。
在上述方法中，所述半导体衬底由硅制成，所述缓冲层由碳化硅(SiC)或氮化硅(SiN)制成，并且所述介电层由氧化物材料制成。
在上述方法中，进一步包括：在所述半导体衬底中形成至少一个沟槽，其中，所述缓冲层形成在所述沟槽的至少一个侧壁和底面上。
在上述方法中，所述介电层形成在所述沟槽中。
在上述方法中，进一步包括：对所述导体执行热处理工艺，其中，所述热处理工艺包含退火工艺。
前述概括了多个实施例的部件，以使本领域技术人员可以更好地理解本发明的方面。本领域技术人员将理解，他们可容易地利用本发明作为设计或修改其它的工艺或结构的基础，用于实现与本文介绍的实施例相同的目的和/或实现相同优势。本领域技术人员还应当意识到，这种等效结构不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，他们可以作出多种修改、替换和改变。

Claims (1)

1.一种半导体结构，包括：
半导体衬底；
介电层，存在于所述半导体衬底上；
缓冲层，存在于所述半导体衬底和所述介电层之间的；
至少一个凹槽，穿过所述介电层和所述缓冲层延伸至所述半导体衬底内，其中，所述缓冲层相对于蚀刻工艺具有去除速率以形成所述凹槽，并且所述缓冲层的去除速率介于所述半导体衬底的去除速率和所述介电层的去除速率之间；以及
至少一个导体，存在于所述凹槽内。
CN201611128342.7A 2016-01-28 2016-12-09 半导体结构及其制造方法 Pending CN107017301A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/009,757 2016-01-28
US15/009,757 US9947610B2 (en) 2016-01-28 2016-01-28 Semiconductor structure and method for manufacturing the same

Publications (1)

Publication Number Publication Date
CN107017301A true CN107017301A (zh) 2017-08-04

Family

ID=59387632

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611128342.7A Pending CN107017301A (zh) 2016-01-28 2016-12-09 半导体结构及其制造方法

Country Status (3)

Country Link
US (1) US9947610B2 (zh)
CN (1) CN107017301A (zh)
TW (1) TW201727839A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI641096B (zh) * 2017-11-10 2018-11-11 旺宏電子股份有限公司 接觸開口結構與製作方法及其應用
CN113410175B (zh) * 2021-06-15 2023-06-02 西安微电子技术研究所 一种tsv导电通孔结构制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6221780B1 (en) * 1999-09-29 2001-04-24 International Business Machines Corporation Dual damascene flowable oxide insulation structure and metallic barrier
US8575651B2 (en) * 2005-04-11 2013-11-05 Cree, Inc. Devices having thick semi-insulating epitaxial gallium nitride layer
KR100868649B1 (ko) * 2007-05-17 2008-11-12 주식회사 동부하이텍 반도체 소자 및 그의 제조방법
KR20120030782A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 저유전 물질을 이용한 쓰루 실리콘 비아(ｔｓｖ) 형성방법
US8748973B2 (en) * 2011-05-19 2014-06-10 Anpec Electronics Corporation Super junction transistor and fabrication method thereof
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
US9633860B2 (en) * 2015-07-09 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with resist protective oxide on isolation structure and method of manufacturing the same
US9768191B2 (en) * 2015-10-19 2017-09-19 Toshiba Memory Corporation Semiconductor device

Also Published As

Publication number Publication date
US20170221794A1 (en) 2017-08-03
US9947610B2 (en) 2018-04-17
TW201727839A (zh) 2017-08-01

Similar Documents

Publication Publication Date Title
US10340178B2 (en) Via patterning using multiple photo multiple etch
US11854962B2 (en) Via structure and methods thereof
KR101757520B1 (ko) 집적회로 구조물 및 그 제조방법
US9881794B1 (en) Semiconductor methods and devices
US10867910B2 (en) Semiconductor device with damascene structure
CN106935567B (zh) 互连结构及其形成方法
US20150364420A1 (en) Interconnect structure with footing region
CN105374772B (zh) 双镶嵌结构的结构和形成方法
US10636698B2 (en) Skip via structures
CN107046001A (zh) 半导体器件及其形成方法
US9607881B2 (en) Insulator void aspect ratio tuning by selective deposition
CN106992145A (zh) 互连结构及其形成方法
CN107731739A (zh) 半导体结构的形成方法
CN106935568A (zh) 互连结构及其形成方法
CN102856247A (zh) 一种背面硅通孔制作方法
US8883638B2 (en) Method for manufacturing damascene structure involving dummy via holes
CN104752323B (zh) 一种半导体器件及其制备方法
CN107017301A (zh) 半导体结构及其制造方法
CN110391145A (zh) 半导体器件及其形成方法
CN104979274A (zh) 硅通孔形成方法
KR100965045B1 (ko) 플래시 메모리 소자의 제조 방법
KR100606539B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100605194B1 (ko) 반도체 소자의 패드 형성 방법
KR20050008317A (ko) 반도체 소자의 비트라인 콘택 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20170804