CN107015625B - 基于指令使用的自适应电压缩放的方法和设备 - Google Patents

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Abstract

本申请涉及基于指令使用的自适应电压缩放的方法和设备。不同软件应用程序可使用具有比复合处理器的最坏情况临界时序路径小的临界时序路径的指令集。对于此类应用程序，可降低电源电压，同时仍维持满足所述应用程序的性能要求必需的时钟频率。为了降低电源电压，使用一种自适应电压缩放方法。从多个临界路径中选择一临界路径以供在模仿逻辑上分析以确定所述所选临界路径在芯片上功能操作期间的属性。所述所选临界路径表示将在程序执行期间操作的最坏情况临界路径。在芯片上功能操作期间，响应于所述属性来控制电压，其中所述电压将功率供应给与所述多个临界路径相关联的功率域。所述电压降低基于指令集使用而减少功率耗用，从而允许延长电池寿命。

Description

基于指令使用的自适应电压缩放的方法和设备
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2008年7月25日、申请号为200880100592.7、发明名称为“基于指令使用的自适应电压缩放的方法和设备”的发明专利申请案。
技术领域
本发明大体上涉及集成电路和处理系统中的功率控制的领域，且更具体来说，涉及基于指令使用的自适应电压缩放。
背景技术
许多便携式产品(例如，手机、膝上型计算机、个人数据助理(PDA)或其类似者)利用处理器执行的程序，例如通信和多媒体程序。用于此类产品的处理系统包括用于处理指令和数据的复合处理器。此类便携式产品、其它个人计算机和其类似者的功能复杂性要求高性能的处理器和存储器。同时，便携式产品具有呈电池形式的有限能量源且通常需要在功率电平减少的情况下提供高性能水平以增加电池寿命。还正开发许多个人计算机以在低功率耗用的情况下提供高性能以减少总能量消耗。
在复合处理器内部，信号路径和管线级被设计成满足对应于所要时钟频率的最坏情况临界时序路径。存储器元件、逻辑门、触发器和使所述元件互连的线在临界路径时序中引入延迟，从而限制管线级中功能元件的数目，此取决于时钟频率。因此，许多处理器使用大量管线级来执行复杂性各不相同的指令且实现满足产品功能要求所需的千兆赫(GHz)时钟频率。由于功率随频率、切换电容和电源电压的平方而变，因此减少功率需要减少这三个变量中的至少一者。由于千兆赫频率操作常常为产品功能所需，因此降低频率限于较不苛求的功能。切换电容随实施方案和用于制造装置的技术工艺而变，且一旦用硅来使设计实例化，那么这个变量便不可改变。减少电源电压的一个后果为：随着电压电压的减少，逻辑元件和存储器元件变慢，使满足频率要求的难度增加。
为了满足复合处理器中的最坏情况临界时序路径，对所述复合处理器内的所有信号路径的最坏情况临界时序路径进行分析，且这些路径中的最长路径变成临界时序路径，其管理所述复合处理器的最高的可能时钟频率。为保证满足这个时钟频率，指定电源电压大于或等于最坏情况最小电压。举例来说，可确定，在执行浮点指令时，通过浮点乘法器的信号路径可为复合处理器中最长的临界时序路径。确定电源电压，使得通过浮点乘法器的最坏情况时序路径满足所要时钟频率。
由于可从处理器的指令集选择任何指令供在任何时候执行，因此复合处理器通常在为最坏情况时序路径作准备的情况下操作。因此，在执行临界时序路径小于最坏情况时序路径的指令时，浪费功率。不幸地，不可容易地改变电源电压以匹配千兆赫处理器的逐指令使用。可变电压调节器需要数微秒或毫秒来调整电源电压。
发明内容
本发明认识到，降低复合处理器中的功率要求对于便携式应用为重要的且大体上针对减少处理系统中的功率使用。还认识到，不同软件应用程序可使用临界时序路径小于复合处理器的最坏情况临界时序路径的指令集。另外，认识到，可针对此类应用减少电源电压，同时仍维持满足应用程序的性能必需的时钟频率，其基于指令集使用而减少功率耗用，从而允许延长电池寿命。
为此，本发明的实施例考虑一种用于自适应电压缩放的方法。从多个临界路径选择临界路径以供在模仿逻辑上分析以确定所选临界路径在芯片上功能操作期间的属性，其中所选临界路径表示将在程序执行期间操作的最坏情况临界路径。在芯片上功能操作期间，响应于所述属性来控制电压，其中所述电压将功率供应给与所述多个临界路径相关联的功率域。
另一实施例考虑一种自适应电压缩放(AVS)电路，其具有时序路径模仿电路、可编程控制逻辑和测量电路。所述时序路径模仿电路模仿临界路径。所述可编程控制逻辑基于将在芯片上操作的程序中的指令使用来配置可编程时序路径模仿电路以模仿至少一个临界路径。所模仿的临界路径表示将在程序执行期间操作的最坏情况临界路径。所述测量电路测量所模仿的临界路径在芯片上功能操作期间的属性，且响应于所测量的属性来控制电压调节器的输出电压，其中电压调节器将功率供应给与所述多个临界路径相关联的功率域。
另一实施例考虑一种用于自适应电压缩放的方法。在可编程路径延迟电路中设定时间延迟以模仿表示与将在芯片上操作的程序相关联的最长临界路径的临界路径延迟，其中不同程序具有不同的最长临界路径。在芯片上功能操作期间，基于所模仿的临界路径延迟的测量来调整电压，其中所述电压将功率供应给与所模仿的临界路径相关联的功率域。
应理解，将由以下详细描述而使所属领域的技术人员易于明了本发明的其它实施例，其中以举例说明的方式来展示并描述本发明的各个实施例。如将认识到的，本发明能够具有其它且不同的实施例，且其若干细节在各个其它方面能够加以修改，其皆不脱离本发明。因此，图式和详细描述将被视为本质上为说明性的而非限制性的。
附图说明
图1说明无线通信系统；
图2展示用于基于指令使用来自适应节省功率的处理系统组织；
图3为自适应电压缩放(AVS)电路的示范性第一实施例；
图4为自适应电压缩放(AVS)电路的示范性第二实施例；
图5说明示范性程序可选路径延迟电路；
图6A和图6B说明包括于图4的自适应电压缩放电路的第二实施例中的自适应电压缩放组合器的操作的时序图；
图7展示通过确定与指令临界路径延迟相关联的时间余量来基于指令使用调整电压调节器的过程；以及
图8为自适应电压缩放(AVS)电路的示范性第三实施例。
具体实施方式
在下文结合附图陈述的详细描述意欲作为对本发明的各种示范性实施例的描述且不意欲表示可实践本发明的唯一实施例。所述详细描述包括具体细节，以实现提供对本发明的彻底理解的目的。然而，所属领域的技术人员将明了可在无这些具体细节的情况下实践本发明。在一些情况下，以框图形式展示众所周知的结构和组件以便避免混淆本发明的概念。
图1说明示范性无线通信系统100，在其中可有利地使用本发明的实施例。出于说明的目的，图1展示三个远程单元120、130和150和两个基站140。将认识到，一般无线通信系统可具有更多远程单元和基站。远程单元120、130和150包括如分别由组件125A、125C和125B表示的硬件组件、软件组件或其两者，如下文中进一步论述，其已经调适以使本发明具体化。图1展示从基站140到远程单元120、130和150的前向链路信号180和从远程单元120、130和150到基站140的反向链路信号190。
在图1中，远程单元120展示为移动电话，远程单元130展示为便携式计算机，且远程单元150展示为无线本地环路系统中的固定位置远程单元。举例来说，所述远程单元可或者为手机、寻呼机、对讲机、手提式个人通信系统(PCS)单元、例如个人数据助理的便携式数据单元，或例如仪表读数装备的固定位置数据单元。虽然图1说明根据本发明的教导的远程单元，但本发明不限于这些所说明的示范性单元。本发明的实施例可适于用于具有可调电压调节器的任何装置中，例如可用于将功率供应给处理器和其支持的外围装置。
图2展示用于基于指令使用自适应节省功率的处理系统组织200。系统200包含芯片202、系统电源204(例如，电池或块电源电压)和可变电压调节器208。芯片202包括(例如)第一功率域206和第二功率域207。每一功率域含有针对单独功率控制而适当分组的逻辑子集以满足系统200的功率和性能要求。每一功率域可进一步接收来自单独电压调节器的电源电压。举例来说，第一功率域206可含有：复合处理器，其具有处理器执行管线210；1级高速缓冲存储器(L1高速缓冲存储器)212，其可适当地包含L1指令高速缓冲存储器和L1数据高速缓冲存储器；直接存储器存取(DMA)控制器214；一个或一个以上硬件辅助件216；控制逻辑218；时钟产生单元220；和自适应电压缩放(AVS)电路222。AVS电路222设计成将调整信号224提供给可变电压调节器208，所述调整信号224请求基于处理器执行管线210的指令使用而使电压Vdd 226升高或降低。
通过按指令的临界时序路径使指令分组来对指令使用分类。举例来说，第一类指令可在复合处理器的用于设定处理器的操作频率的临界时序路径的情况下操作。此临界时序路径通常与复合处理器的最坏情况操作条件相关联，所述最坏情况操作条件具有最小的可接受操作电压、最高的预期温度和最坏情况处理特性。在相同的最坏情况操作条件下，第二类指令可在小于第一类指令的临界时序路径的临界时序路径的情况下操作。可识别第三类指令，其在小于第二类指令的相关联临界时序路径的情况下操作，等等。由此，可根据指令的临界时序路径来识别多个不同类别的指令。通过对程序的静态分析或通过监视操作条件和指令使用的类别，可调整功率域206中用于复合处理器的电源电压以确保指令的临界时序路径满足指定的最小时钟频率，其考虑处于作用中或不久将处于作用中的指令类别。举例来说，在指令使用指示在执行中或将被执行的指令在当前操作条件下具有时序余量时，可有利地使电压降低到适于对应指令使用的电压电平，由此在移动装置中节省功率并延长电池寿命。
作为实例，在处理系统组织200中，处理器可含有整数(Int)单元228和浮点(Fp)单元230。通过静态时序分析，可将浮点指令的临界时序路径分类为类别一指令，例如，其对于第一功率域206中的逻辑具有最坏情况时序路径。通过其它静态时序分析，可将整数指令的临界时序路径分类为类别二指令，其具有小于类别一指令的最坏情况时序路径。在(例如)基于先前浮点指令的执行将电压Vdd 226设定于高电平且指示指令使用已改变到类别二的情况下，AVS电路222请求向下调整电压Vdd 226。取决于调整步长，可向下调整电压Vdd 226某数目次，直到达到适于类别二指令的电压电平为止。
举例来说，可使用65纳米(nm)技术来实施处理系统组织200，且在此种技术中，2-输入NAND(与非)门在最坏情况操作条件下可具有驱动四个负载的平均扇出的70微微秒(ps)的最坏情况延迟。此延迟可针对每次电压下降而增加。浮点执行级的临界时序路径可具有十个类似类型的门(所述门通过具有自有延迟、设置和保持要求的两个存储元件之间的相对长的线互连)，且仅满足在最坏情况操作条件下千兆赫时钟频率所需的1毫微秒管线级延迟。
通过比较，整数执行级的临界时序路径可仅具有五个类似类型的门(所述门通过两个存储元件之间的相对长的线互连)，且具有700微微秒的临界时序路径，远低于最坏情况操作条件下千兆赫时钟频率的1000微微秒。因此，在执行整数类型的指令时，可适当地降低电压Vdd 226，使整数指令的临界时序路径一直增加到1000微微秒级延迟，其仍满足千兆赫时钟频率但功率耗用减少。AVS电路222的操作不取决于处理器执行管线中的级的数目或处理器时钟速度。大体上，可通过对AVS系统编程使电压升高或降低，使之适于对应于在操作过程中所预期的临界时序路径的所要频率。
可变电压调节器(例如，可变电压调节器208)以如由输入信号(例如，调整信号224)指定的各种电压步长(例如，25毫伏(mv))来操作。每一25毫伏调整可花费(例如)10微秒或更长时间。根据所选的自适应电压缩放方法，将此调整时间考虑到硬件或软件中。
图3为自适应电压缩放(AVS)电路300的示范性第一实施例。AVS电路300包含临界路径选择逻辑302、可编程指令使用控制逻辑304和测量逻辑306。临界路径选择逻辑302包括(例如)将延迟输出314到317提供给多路复用器320的四个临界路径A-D 308-311。临界路径A 308(例如)为第一功率域206中的最坏情况时序路径，且还(例如)与浮点指令的执行相关联。临界路径B 309具有小于临界路径A 308的信号路径延迟，且(例如)与整数指令相关联。临界路径C 310具有小于临界路径B 309的延迟，且临界路径D 311具有小于临界路径C310的延迟。
多路复用器320基于由选择逻辑324基于来自多路复用器326的信息产生的选择信号322选择所述临界路径中的一者。可编程指令使用控制电路304包含配置寄存器328、指令解码器330、控制器332，所述控制器332包括一个或一个以上计数器334。指令解码器330对从指令流336接收到的指令解码，所述指令流(例如)可由图2的处理器执行管线210提供。将解码信息发送给控制器332，在该处其可用以经由加载路径338加载配置寄存器328且设定静态旗标340(例如，编译器指导旗标)。控制器332也可使用解码信息来确定与(例如)通过使用计数器334来对解码特定类型的指令的次数或解码特定类型的指令之间相隔的时间进行计数而动态地确定指令使用相关联的动态旗标342。多路复用器326基于加载到配置寄存器328中的选择位来选择静态旗标340或动态旗标342。测量逻辑306测量所选路径并产生由图2的可变电压调节器208使用的调整信号344。
更详细地，临界路径308-311中的每一者可为模仿临界路径，其在其相关联的信号路径中使用的组件与其所正模仿的临界路径中所使用的实际组件类似。另外，所述模仿临界路径中的每一者置放于其相关联的实际临界路径附近以使所模仿组件所经历的实施过程和温度条件类似于实际临界路径元件所遇到的条件。由于所选实际临界路径和其相关联的模仿临界路径可分散在芯片上，因此多路复用器320和测量逻辑306也可适当地分散在芯片上，但仍收敛到单个调整信号344。
可通过根据按指令的临界时序路径分类的指令的类别监视程序中的静态指令使用，由考虑自适应电压缩放(AVS)电路的编译器设定静态旗标340。举例来说，在编译视频处理程序的过程中，可确定类别一指令(例如，浮点指令)的使用非常有限。基于浮点指令的有限使用，编译器可选择模仿浮点指令，由此从所编译的视频处理程序去除类别一指令。基于此分析，编译器可设定静态旗标340以指示对(例如)临界路径B 309的选择。基于临界路径B309的测量，调整信号344可指示可降低图2的电压Vdd 226。
在配置寄存器设定多路复用器326以选择动态旗标342的情况下，对临界路径A-D308-311中的一者的选择由硬件使用信息确定。举例来说，通过基于来自指令解码器330的解码信息监视指令流336，控制器332可确定大体上与视频处理相关联的特定指令类型频繁地出现且在最近一万个指令里面尚未遇到浮点指令。基于这个确定，控制器332可设定适于临界路径B 309的选择的动态旗标。在此选择后，如果遇到类别一指令，那么将强制执行暂停情形，且调整信号344经设定以指示将升高电压以适应类别一指令。
图4展示自适应电压缩放(AVS)电路400的示范性第二实施例，其可适于用作AVS电路222。AVS电路400包含临界路径模拟电路402、测量逻辑406和可编程配置寄存器404。临界路径模拟电路402包括触发器408、NAND门410、程序可选路径延迟电路412和时钟参考延迟单元414。测量逻辑406包括测量触发器(M触发器)416-419、第一延迟元件Dl 420、第二延迟元件D2 422，和AVS组合器424。
触发器408和NAND门410包含翻转触发器布置，其在未由保持信号428保持和由时钟信号430计时时，用时钟信号430的每一上升沿来使Q输出432翻转。处于“1”电平的保持信号428启用测量过程。Q输出432耦合到M触发器416的数据输入且耦合到程序可选路径延迟电路412。基于来自可编程配置寄存器404的选择输入434来配置程序可选路径延迟电路412以模仿临界路径延迟。举例来说，在Q输出432升高到“1”电平时，在可编程延迟周期后，在触发器417的数据输入处且在第一延迟元件D1 420的输入处接收到来自程序可选路径延迟电路412的第一延迟输出436。第一延迟元件Dl 420的第二延迟输出438耦合到触发器418的数据输入且耦合到第二延迟元件D2 422的输入。第二延迟元件D2 422的第三延迟输出440耦合到触发器419的数据输入。
时钟信号430由时钟参考延迟单元414延迟以在程序可选路径延迟电路412是针对“无延迟”来编程时匹配程序可选路径延迟电路412的延迟。即，即使在程序可选路径延迟电路412的每一和每个部分中编程0级延迟，也仍将存在仅来自横穿多路复用器的某延迟，如在下文相对于图5的程序可选路径延迟电路500更详细描述。时钟参考延迟单元414还包括触发器408的起动延迟。因此，延迟时钟信号442与第一延迟输出436之间的到达时间增量表示程序可选路径延迟电路412中的经编程延迟元件的延迟加上锁存器的起动延迟。使用延迟时钟信号442对M触发器416-419中的每一者计时，将其数据输入的值传送到对应Q输出444-447。Q输出444-447耦合到AVS组合器424，其含有优先权编码逻辑以确定是否满足临界路径。通过从Q输出432的上升沿到Q输出444-447的上升沿进行测量，每隔一个时钟周期对临界路径进行测量。
举例来说，通过加载与临界路径B 309相关联的适当配置输入值由程序可选路径延迟电路412来模仿图3的临界路径B 309。对于这个实例，在延迟模仿开始时图2的电压Vdd226处于其最高电平。如果Q输出444-447在延迟模仿结束时处于“1”电平，那么如从Q输出432的上升沿到Q输出444-447的上升沿测量的临界路径B 309满足具有Dl 420加上D2 422的时序余量的时钟频率周期。在这种情形下，将认为电压Vdd 226过高，且调整信号448将指示应降低电压Vdd 226。在电压Vdd 226的此降低发生时，芯片上的其它操作可像平常一样继续。在可变电压调节器到达新的较低电压电平所需的时段后，可重做所模拟的临界路径B309的时序。如果Q输出444-447在延迟模仿结束时仍处于“1”电平，那么将再次降低电压。如果Q输出444-446处于“1”电平且触发器419Q输出447处于“0”电平，那么临界路径B 309在Dl420的时序余量的情况下进行其定时。此时，可认为存在足够的时序余量，且不对电压Vdd226进行进一步调整。或者，如果程序可选路径延迟电路412在其延迟设定值内包括额外时序余量，那么Dl的时序余量仍可过多且可将电压Vdd 226调整到较低电压。
在Dl 420加上D2 422的时序余量的情况下，与在仅检测到D1的余量时所使用的步长相比，可采取较大步长来调整电源电压。也可用AVS电路400来测量下降沿到下降沿信号时序。M触发器416被提供为执行延迟模仿的指示，且如果其它M触发器417-419皆未设定，那么无时序余量存在或已遇到错误情形。还请注意，通过使用强迫调整信号450，基于除了对所模仿临界时序路径的测量外的正发生的事件，可被迫发生调整，例如，可在处理需要使用类别一指令的中断例行程序时发生。
图5为示范性程序可选路径延迟电路500，其可适于用作程序可选路径延迟电路412。临界时序路径可被模仿为通过以下各者的路径：静态逻辑电路502、动态逻辑电路504、不同硅层上的互连布线延迟的模型，例如金属层级2和3(M2/M3)电路506和金属层级4和5(M4/M5)电路508。参看图4，程序可选路径延迟电路412包含静态逻辑电路502、动态逻辑电路504、金属层级M2/M3电路506和金属层级M4/M5电路508。
为模仿电路的静态逻辑，在32个缓冲器的串联链512中重复具有(例如)20微微秒的最小延迟的静态逻辑缓冲器510，所述串联链在每一缓冲器位置处被分接且耦合到32比1多路复用器514。图4的可编程配置寄存器404将选择配置A(ConfigA)信号516耦合到32比1多路复用器514以在输出518上可编程地选择以20微微秒延迟为间隔的从20微微秒直到最大640微微秒的延迟。
为模仿电路的动态逻辑，在八个动态逻辑缓冲器的串联链522中重复具有(例如)15微微秒的最小延迟的动态逻辑缓冲器520，所述串联链在每一动态缓冲器位置处被分接且耦合到8比1多路复用器524。可编程配置寄存器404将选择配置B(ConfigB)信号526耦合到8比1多路复用器524以在输出528上可编程地选择以15微微秒延迟为间隔的从15微微秒直到120微微秒的延迟。
为模仿金属层M2/M3的电路的线延迟，使用具有时间恒定的延迟(例如，8微微秒)的缓冲器阻容(RC)电路530，所述延迟经选择以匹配布线层级M2和M3的最小预期线延迟。在(例如)四个RC电路的串联链532中重复RC电路530，所述串联链在每一RC电路位置处被分接且耦合到4比1多路复用器534。可编程配置寄存器404将选择配置C(ConfigC)信号536耦合到4比1多路复用器534以在输出538上可编程地选择以8微微秒为间隔的从8微微秒直到32微微秒的延迟。
为模仿用于金属层M4/M5的电路的线延迟，使用具有时间恒定的延迟(例如，9微微秒)的缓冲器阻容(RC)电路540，所述延迟经选择以匹配布线层级M4和M5的最小预期线延迟。在(例如)八个RC电路的串联链542中重复RC电路540，所述串联链在每一RC电路位置处被分接且耦合到8比1多路复用器544。可编程配置寄存器404将选择配置D(ConfigD)信号546耦合到8比1多路复用器544以在输出548上可编程地选择以9微微秒为间隔的从9微微秒直到72微微秒的延迟。
程序可选路径延迟电路412可实施有更多或更少的模仿功能，这取决于实施技术和所模仿的临界时序路径。举例来说，在不使用动态逻辑的实施和技术的情况下，将不需要动态逻辑电路504。在另一实例中，在实施中可使用另外两个布线金属层M6和M7，其具有不同于其它布线层级的延迟模型且需要开发出模拟穿过M6和M7层的信号的时序延迟的金属层M6/M7电路。
图6A和图6B分别说明包括于图4的自适应电压缩放电路400的第二实施例中的自适应电压缩放组合器424的操作的时序图600和625。通过参考来自AVS电路400的示范性元件来指示图6A和图6B的时序事件与图4的元件之间的示范性关系，所述AVS电路400可适合用于实行图6A和图6B的时序事件。在信号跃迁越过在实施技术中所使用的装置的逻辑阈值时，认为发生时序事件。
假定本文中所描述的电路响应处于接地电平30％以上或电源电压电平30％以上的输入信号。举例来说，就1.0伏的电源电压来说，“0”值将被认为成小于或等于0.3伏的任何电压，且“1”值将被认为成大于或等于0.7伏的任何电压。取决于技术，可使用不同的电源电压，且也可使用不同于30％的响应容限。对于时序图600，假定1伏的电源电压。请注意，时钟430、延迟时钟442和其它信号的上升沿和下降沿可随电压、处理技术和其它因素(例如，信号加载)而变。可通过适当的信号分析技术(例如，使用模拟电路仿真技术)来考虑这些变化。
在图6A中，在时序事件602处，时钟430的上升沿使触发器408的Q输出432跃迁到高电平。在时序事件604处，时钟430的上升沿使触发器408的Q输出432跃迁到低电平。Q输出432流经程序可选路径延迟电路412，产生具有延迟608的第一延迟输出436。第二延迟输出438跟随在延迟Dl 612后，且第三延迟输出440跟随在延迟D2 614后。在时序事件616处通过延迟时钟442对M触发器416-419计时。在这个实例中，Q输出444-447在时序事件616处皆处于“1”电平，指示可降低图2的电压Vdd 226。一旦电压已降低到所要电压，便重新测量延迟路径，这是因为所有延迟皆将归因于较低电压而增加。取决于经断定的M触发器416-419的数目，可对电压Vdd进行进一步调整。应了解，使用电路分析技术(例如)来确保对于特定实施方案在最好情况到最坏情况时序情形内的正确操作。
在图6B中，电压Vdd 226已降低，且所模仿临界时序路径的延迟已增加。Q输出432流经程序可选路径延迟电路412，产生第一延迟输出436，但其现在具有延迟630。第二延迟输出438跟随在延迟Dl 632后，且第三延迟输出440跟随在延迟D2 634后。在时序事件636处通过延迟时钟442对M触发器416到419计时。在这个实例中，在时序事件636处，三个Q输出444-446处于“1”电平且Q输出447处于“0”电平，指示仍存在足够的时序余量且不应对电压Vdd 226执行进一步向下调整。
图7展示通过确定与指令临界路径延迟相关联的时间余量来基于指令使用调整电压调节器的过程700。过程700开始于框702处，为所选临界路径加载可编程配置寄存器。从所编译程序中的指令使用来确定所选临界路径。在框704处，测量所选临界时序路径的时间延迟。举例来说，通过检查M触发器416-419的状态来完成此测量。可在任何时候完成对M触发器416-419的检查，因为AVS电路300和400每一时钟周期地操作，同时其它芯片上功能操作在进行中，除非特定地停用AVS。在框706处，进行是否所有测量触发器(M触发器)经设定的确定。如果所有M触发器经设定，那么过程700前进到框708。在框708处，时间余量大于所需的时序余量，因此认为电压过高且将调整信号发送到电压调节器以降低电压。框708相当于图6A的时序事件616。在调整电压后，过程700返回到框704且重复测量。
返回到框706，如果所有M触发器未经设定，那么过程700前进到框710。在框710处，进行是否四个M触发器中的三个经设定的确定。如果四个M触发器中的三个经设定，那么过程700前进到框712。在框712处，认为电压可接受，且不进行电压调整。框712相当于图6B的时序事件636。过程700返回到框704且重复测量。
返回到框710，如果四个M触发器中的三个未经设定，那么过程前进到框714。在框714处，进行是否一个或两个M触发器经设定的确定。如果一个或两个M触发器经设定，那么过程前进到框716。在框716处，时间余量小于所需的时序余量，因此认为电压过低且将调整信号发送到电压调节器以升高电压。在调整电压后，过程700返回到框704且重复测量。返回到框714，如果一个或两个M触发器未经设定，那么过程前进到框718，在该处指示错误条件。
图8展示自适应电压缩放(AVS)电路800的示范性第三实施例。AVS电路800包含临界路径模拟电路402、可编程配置寄存器404和测量逻辑电路806。临界路径模拟电路402包括触发器408、NAND门410、程序可选路径延迟电路412和时钟参考延迟单元414。测量逻辑806包括测量触发器(M触发器)416和417与AVS组合器824。
触发器408和NAND门410包含翻转触发器布置，其在未由保持信号428保持和由时钟信号430计时时，用时钟信号430的每一上升沿来使Q输出432翻转。处于“1”电平的保持信号428启用测量过程。Q输出432耦合到M触发器416的数据输入且耦合到程序可选路径延迟电路412。基于来自可编程配置寄存器404的选择输入434来配置程序可选路径延迟电路412以模仿临界路径延迟加上额外经编程延迟D1和D2。举例来说，在Q输出432升高到“1”电平时，在指定的可编程延迟周期后，在触发器417的数据输入处接收到来自程序可选路径延迟电路412的第一延迟输出436。通过时钟参考延迟单元414使时钟信号430延迟以考虑(例如)随时钟树(比如图2的时钟树234)发生的时钟分布的延迟。使用延迟时钟信号442对M触发器416和417中的每一者计时，将其数据输入的值传送到对应Q输出444和445。Q输出444和445耦合到AVS组合器824，其含有优先权编码逻辑以确定是否满足临界路径。
举例来说，通过加载适当配置输入值由程序可选路径延迟电路412来模仿图3的临界路径B 309的延迟加上D1加D2的额外经编程延迟值。D1和D2的经编程延迟值可取决于临界路径或取决于在芯片操作条件中遇到的过程变化或温度变化而改变。在由经编程延迟D1加上D2延长的临界路径的情况下，使用两个触发器(M触发器416和M触发器417)来确定时间延迟余量是使得电压可降低、保持相同还是升高。
对于这个实例，图2的电压Vdd 226处于其最高电平。如果Q输出444和445在模仿延迟结束时处于“1”电平，那么如从Q输出432的上升沿到Q输出444和445的上升沿测量的临界路径B 309满足具有D1加上D2的时序余量的时钟频率周期。在这种情形下，将认为电压Vdd226过高，且调整信号848将指示应降低电压Vdd 226。在电压Vdd 226的此降低发生时，芯片上的其它操作可像平常一样继续。在可变电压调节器到达新的较低电压电平所需的时段后，可重做所模拟临界路径的时序。如果Q输出444和445仍处于“1”电平，那么将再次降低电压。
如果Q输出444和445均不处于“1”电平，那么临界路径B 309的延迟加上经编程延迟D1加上D2不会满足时钟频率周期。为确定临界路径B 309是否存在充足的时序余量，使配置寄存器加载有临界路径B 309延迟加上D1的延迟模型，且再次检查所模仿路径的时序。如果M触发器416和417两者经设定，那么存在足够的时序余量且不对电压Vdd 226进行进一步调整。如果所述两个M触发器未经设定，那么临界路径B 309加上经编程延迟D1不进行其定时，指示时序余量对于类别二指令可能为不充足的。在这后一种情形中，调整信号848将指示应升高电压Vdd。
也可用AVS电路800来测量下降沿到下降沿信号时序。还请注意，调整信号850可传达关于所测量的延迟的类型的信息。举例来说，在单个调整信号850被设定为“1”电平的情况下，组合器824将会考虑Q输出417被设定为“1”而指示临界路径延迟加上可编程延迟D1加上D2将满足具有过多时间余量的时序，且可降低电压。使电压降低，直到Q输出417在延迟模仿结束时为“0”。接着，使可编程配置寄存器404加载有临界路径延迟加上可编程延迟D1，且将调整信号850设定为“0”，指示正测试时间余量减少情况下的第二测量。组合器824将把为“1”的Q输出417和为“0”的调整信号850解释为指示存在适当余量且不调整电压调节器。或者，所述组合器将把为“0”的Q输出417和也为“0”的调整信号850解释为指示时间余量过小且需要升高电压。在改变到新的临界路径模仿测量后，在加载新的配置位的情况下，可设定调整信号，这取决于处理器的当前操作条件和新选择的待测量的临界路径。
可通过通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑组件、离散门或晶体管逻辑、离散硬件组件或其经设计以执行本文所述功能的任何组合来实施或执行结合本文所揭示的实施例来描述的各种说明性逻辑块、模块、电路、元件和/或组件。通用处理器可为微处理器，但在替代实施例中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算组件的组合，例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一个或一个以上微处理器，或适于所要应用的任何其它此类配置。
结合本文所揭示的实施例来描述的方法可直接以硬件、由处理器执行的软件模块或以所述两者的组合来具体化。软件模块可驻于RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可拆卸式磁盘、CD-ROM，或此项技术中已知的任何其它形式的存储媒体中。存储媒体可耦合到处理器，使得处理器可从存储媒体读取信息和将信息写入到存储媒体。在替代实施例中，储存媒体可与处理器成一体。
虽然在处理系统的指令集架构的情形中揭示本发明，但与上文的论述和下文接着的权利要求书一致，所属领域的技术人员应认识到，可采用使用本发明的技术的各种实施方案，例如根据在硬件辅助协同处理单元上执行的功能的类别来调整电压。

Claims (16)

1.一种用于芯片上处理系统内的自适应电压缩放的方法，其包含：
在程序控制下，基于将操作的程序中的指令使用而从多个临界路径中选择一临界路径以供在模仿电路上分析，所述模仿电路具有一程序可选路径延迟电路，所述程序可选路径延迟电路用于基于配置寄存器的配置输出、静态旗标以及动态旗标来选择延迟以模仿所选临界路径并产生经延迟的输出，所述配置输出与所选临界路径相关联，所述静态旗标由编译器设定，所述动态旗标基于指令流的解码信息而确定；
开始测量周期以由测量电路来测量开始信号通过所述程序可选路径延迟电路的延迟以确定与具有所选临界路径的功率域的操作频率的周期相比的所选临界路径的时间余量，并在芯片上功能操作期间基于所述时间余量来产生调整信号，其中所选临界路径表示通过将在所述程序执行期间操作的所述芯片上处理系统内的指令管线级的最坏情况临界路径；以及
在芯片上功能操作期间，由可变电压调节器响应于所述调整信号来调整电压，其中所述电压将功率供应给所述功率域。
2.根据权利要求1所述的方法，其进一步包含：
根据所述指令管线级中存储元件之间的临界路径长度将指令分成多个时序类别；以及
确定在所述程序中使用的时序类别。
3.根据权利要求2所述的方法，其中基于所述程序中所使用的所述时序类别的使用频率来选择临界路径。
4.根据权利要求1所述的方法，其进一步包含：
在所述时间余量大于或等于第一延迟值但小于所述第一延迟值加上第二延迟值的情况下不对所述电压进行调整。
5.根据权利要求4所述的方法，其进一步包含：
在所述时间余量大于或等于所述第一延迟值加上所述第二延迟值的情况下降低所述电压。
6.根据权利要求4所述的方法，其进一步包含：
在所述时间余量小于所述第一延迟值的情况下增加所述电压。
7.根据权利要求1所述的方法，其中通过使置放在对应临界路径附近的信号路径中的等效组件实例化来模仿所述多个临界路径中的每一临界路径。
8.根据权利要求1所述的方法，其中所述模仿电路为可编程延迟电路。
9.根据权利要求8所述的方法，其进一步包含：
以配置位加载配置寄存器以选择所述临界路径，所述配置位配置所述可编程延迟电路以模拟所述所选临界路径。
10.一种自适应电压缩放AVS电路，其包含：
可编程时序路径模仿电路，其用于模仿所选临界路径，所述模仿电路具有一程序可选路径延迟电路，所述程序可选路径延迟电路在程序控制下用于基于配置寄存器的配置输出、静态旗标以及动态旗标来选择延迟以模仿所选临界路径并产生经延迟的输出，所述配置输出与所选临界路径相关联，所述静态旗标由编译器设定，所述动态旗标基于指令流的解码信息而确定；
包含所述配置寄存器的可编程控制逻辑，其用于基于将在芯片上操作的程序中的指令使用来配置所述可编程时序路径模仿电路以模仿所选临界路径，其中所选临界路径表示通过将在所述程序执行期间在芯片上操作的芯片上处理系统内的指令管线级的最坏情况临界路径延迟；以及
测量电路，其用于在测量周期中测量在芯片上功能操作期间开始信号通过所述程序可选路径延迟电路的延迟以确定与具有所选临界路径的功率域的操作频率的周期相比的所选临界路径的时间余量，并基于所述时间余量来产生调整信号以用于控制电压调节器的输出电压，其中所述电压调节器将功率供应给所述功率域。
11.根据权利要求10所述的AVS电路，其中所述可编程时序路径模仿电路包含：
开始信号电路，其用于产生所述开始信号且起始所述测量周期。
12.根据权利要求10所述的AVS电路，其中所述配置寄存器在程序控制下以配置位加载，且其中所述配置位配置所述可编程时序路径模仿电路以模仿所选临界路径。
13.一种用于芯片上处理系统内的自适应电压缩放的方法，其包含：
基于配置寄存器的配置输出、静态旗标以及动态旗标，在程序控制下在可编程路径延迟电路中设定时间延迟以模仿表示指令通过与将在芯片上执行的程序的指令相关联的管线级中的一个或多个芯片上电路的最长临界路径的临界路径延迟，其中不同程序具有不同指令，所述不同指令具有不同的最长临界路径，所述配置输出与所模仿的临界路径相关联，所述静态旗标由编译器设定，所述动态旗标基于指令流的解码信息而确定；
开始测量周期以由测量电路来测量开始信号通过所述可编程路径延迟电路的延迟以确定与具有所模仿的临界路径的功率域的操作频率的周期相比的所模仿的临界路径的时间余量，并基于所述时间余量来产生调整信号；以及
在芯片上功能操作期间，由电压调节器基于所述调整信号来调整电压，其中所述电压将功率供应给所述功率域。
14.根据权利要求13所述的方法，其进一步包含：
断定所述调整信号为需要调整的状态以指示所述时间延迟包括所述临界路径延迟加上过多的时间余量；以及
基于所述所断定的调整信号来降低所述电压。
15.根据权利要求13所述的方法，其进一步包含：
将所述调整信号设定为无调整的状态以指示所述时间延迟包括所述临界路径延迟加上安全操作时间余量。
16.根据权利要求13所述的方法，其进一步包含：
在检测到需要比目前使用的操作电压高的操作电压的指令时，产生处理器暂停请求；
升高所述操作电压；以及
在升高所述操作电压后去除所述处理器暂停请求。
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