CN106795418A - 密封用片、带隔片的密封用片、半导体装置、及半导体装置的制造方法 - Google Patents

密封用片、带隔片的密封用片、半导体装置、及半导体装置的制造方法 Download PDF

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Abstract

本发明提供能够防止在搬送时等从吸附夹头上落下、并且能够将半导体芯片适当地埋入的密封用片。一种密封用片，其中，厚度t[mm]与50℃下的储存弹性模量G’[Pa]之积α满足300≤α≤1.5×105。

Description

密封用片、带隔片的密封用片、半导体装置、及半导体装置的 制造方法
技术领域
本发明涉及密封用片、带隔片的密封用片、半导体装置、及半导体装置的制造方法。
背景技术
以往，已知有通过在被固定于基板等上的1个或多个半导体芯片上配置密封用片，之后，在加热下进行加压而将半导体芯片埋入到密封用片中的半导体装置的制造方法(例如参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2006-19714号公报
发明内容
发明所要解决的课题
上述那样的密封用片在使用时，有时利用吸附夹头而被抬起、搬送。然而，在抬起时、搬送时等，有可能密封用片从吸附夹头上落下。另一方面，若密封用片过硬，则会产生无法将半导体芯片适当地埋入的问题。
本发明是鉴于上述的课题而进行的，其目的在于提供能够防止在搬送时等从吸附夹头上落下、并且能够将半导体芯片适当地埋入的密封用片、及带隔片的密封用片。此外，在于提供该密封用片、及使用该带隔片的密封用片而制造的半导体装置。此外，在于提供使用了该带隔片的密封用片的半导体装置的制造方法。
用于解决课题的方案
本发明人们对上述课题进行了深入研究。其结果发现，若密封用片的厚度与储存弹性模量G’之积在一定的范围内，则能够防止在搬送时等密封用片从吸附夹头上落下，并且能够将半导体芯片适当地埋入密封用片中，从而完成本发明。
即，本发明所述的密封用片的特征在于，
厚度t[mm]与50℃下的储存弹性模量G’[Pa]之积α满足下述式1。
式1：300≤α≤1.5×105
首先，关于厚度，越薄则越容易挠曲，另一方面，越厚则越难以挠曲。此外，关于储存弹性模量，值越小则越柔软而越容易挠曲，另一方面，值越大则越硬而越难以挠曲。因此，在密封用片的厚度薄的情况下，若不一定程度地增大储存弹性模量，则会挠曲。另一方面，在密封用片的厚度厚的情况下，即使储存弹性模量不怎么大，也不会挠曲。本发明人们发现：像这样，密封用片的厚度和储存弹性模量与挠曲密切相关。并且，本发明人们发现：若将厚度与储存弹性模量之积α设定为300以上，则能够防止在搬送时等密封用片发生挠曲而落下。
此外，若储存弹性模量过高，则虽然能够抑制挠曲，但是无法将半导体芯片埋入。因此，本发明人们发现：通常，考虑作为密封用片使用的厚度，只要将厚度与储存弹性模量之积α设定为1.5×105以下，则能够适当地将半导体芯片埋入密封用片中。
由以上内容，根据本发明的密封用片，由于厚度t[mm]与50℃下的储存弹性模量G’[Pa]之积α在满足上述式1的范围内，所以能够防止在搬送时等密封用片从吸附夹头上落下，并且能够将半导体芯片适当地埋入密封用片中。
另外，关于储存弹性模量G’的测定温度，并非搬送时的温度、即室温(25℃)，而设定为50℃是由于在25℃下测定误差变大，所以采用测定误差少并且接近室温的温度。
此外，本发明所述的带隔片的密封用片的特征在于，
其具备上述密封用片、和层叠于上述密封用片的至少一个面上的隔片，
25℃下的弯曲弹性模量E[N/mm2]与上述密封用片的面积A[mm2]之积β满足下述式2。
式2∶4.0×106≤β≤1.7×109
关于面积，面积越大则越容易挠曲，越小则越难以挠曲。关于弯曲弹性模量，值越小则越柔软而越容易挠曲，另一方面，值越大则越硬而越难以挠曲。因此，在密封用片的面积大的情况下，若不一定程度地增大弯曲弹性模量，则会挠曲。另一方面，在密封用片的面积小的情况下，即使弯曲弹性模量不怎么大，也不会挠曲。并且，若将厚度与弯曲弹性模量之积β设定为4.0×106以上，则能够防止在搬送时等密封用片发生挠曲而落下。此外，在面积大的情况下，必须一定程度地增大弯曲弹性模量，但在超过适合的范围的高弯曲弹性模量时埋入性产生问题。因而，通过将β的范围设定为1.7×109以下，能够不使树脂片发生变形、挠曲而适当地将半导体芯片埋入密封用片中。
此外，本发明所述的半导体装置的特征在于，其是使用上述密封用片而制造的。
上述密封用片由于满足上述式1，所以可以抑制在搬送时等从吸附夹头上落下。此外，由于使用上述密封用片，所以半导体芯片被适当地埋入密封用片中。因此，所制造的半导体装置的成品率提高。
此外，本发明所述的半导体装置的特征在于，其是使用上述带隔片的密封用片而制造的。
上述带隔片的密封用片由于满足上述式1，所以可以抑制在搬送时等从吸附夹头上落下。此外，由于使用上述带隔片的密封用片，所以半导体芯片被适当地埋入密封用片中。因此，所制造的半导体装置的成品率提高。
在上述构成中，上述密封用片优选面积A为40000mm2以上。
此外，在上述构成中，上述带隔片的密封用片优选上述密封用片的面积A为40000mm2以上。
上述密封用片由于满足上述式1，所以可以抑制挠曲。因此，即使将上述密封用片的面积A设定为40000mm2以上这样的大面积，也能够抑制在搬送时等从吸附夹头上落下。
此外，本发明所述的半导体装置的制造方法的特征在于，其具有以下工序：
准备在支承体上固定有半导体芯片的层叠体的工序A；
准备上述带隔片的密封用片的工序B；
将上述带隔片的密封用片配置在上述层叠体的上述半导体芯片上的工序C；
将上述半导体芯片埋入上述密封用片中，形成在上述密封用片中埋入有上述半导体芯片的密封体的工序D。
根据上述构成，上述密封用片由于满足上述式1，所以可以抑制在搬送时等从吸附夹头上落下。因此，能够提高使用该带隔片的密封用片而制造的半导体装置的成品率。
发明效果
根据本发明，能够提供能够防止在搬送时等从吸附夹头上落下、并且能够将半导体芯片适当地埋入的密封用片、及带隔片的密封用片。此外，能够提供该密封用片、及使用该带隔片的密封用片而制造的半导体装置。此外，能够提供使用了该带隔片的密封用片的半导体装置的制造方法。
附图说明
图1是本实施方式所述的两面带隔片的密封用片的截面示意图。
图2是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。
图3是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。
图4是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。
图5是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。
图6是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。
图7是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。
图8是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。
图9是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。
图10是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。
具体实施方式
以下，对本发明的实施方式，参照附图进行说明。但是，本发明并不仅限定于这些实施方式。
(带隔片的密封用片)
图1是本实施方式所述的带隔片的密封用片的截面示意图。如图1中所示的那样，带隔片的密封用片10具备密封用片40、层叠于密封用片40的一个面上的隔片41a、和层叠于密封用片40的另一个面上的隔片41b。隔片41a及隔片41b相当于本发明的隔片。
另外，本实施方式中，对本发明的带隔片的密封用片在密封用片的两面上层叠有隔片的情况、即两面带隔片的密封用片进行说明，但本发明的带隔片的密封用片并不限定于该例，也可以是在密封用片的仅一个面上层叠有隔片的情况、即、单面带隔片的密封用片。
此外，本实施方式中，对带隔片的密封用片进行说明，但本发明也可以是没有层叠隔片的密封用片的单体。另外，作为没有层叠隔片的密封用片，例如可列举出在带隔片的密封用片10中没有层叠隔片41a及隔片41b的形态(密封用片40的单体)。
(密封用片)
密封用片40的厚度t[mm]与50℃下的储存弹性模量G’[Pa]之积α满足下述式1。
式1：300≤α≤1.5×105
上述积α的下限值优选为400，更优选为500。此外，上述积α的上限值优选为1.4×105，更优选为1.3×105。由于上述积α在满足上述式1的范围内，所以能够抑制在搬送时等密封用片从吸附夹头上落下，并且能够将半导体芯片适当地埋入密封用片中。
密封用片40的上述厚度t优选为0.05mm以上且1.3mm以下，更优选为0.1mm以上且1.0mm以下。通过将上述厚度t设定为0.05mm以上，能够将半导体芯片适当地埋入。另一方面，通过将上述厚度t设定为1.3mm以下，能够减小所制造的半导体装置的厚度。
另外，所谓密封用片的厚度是指随机地测定25处，该测定厚度的平均值。
密封用片40的上述储存弹性模量G’优选为400Pa以上且180000Pa以下，更优选为600Pa以上且170000Pa以下。通过将上述储存弹性模量G’设定为400Pa以上，能够抑制树脂流动，使半导体芯片的埋入时的厚度控制变得良好。另一方面，通过将上述储存弹性模量G’设定为180000Pa以下，能够良好地将半导体芯片埋入。
另外，所谓上述储存弹性模量G’是指密封用片成型后、并且热固化前的储存弹性模量。上述储存弹性模量G’的测定方法基于实施例记载的方法。上述储存弹性模量G’[Pa]可以通过变更无机填充剂(填料)的填充量、粒径等改变构成密封用片40的组成来控制。
密封用片40的热固化前的厚度t[mm]与热固化后的25℃下的储存弹性模量E’[Pa]之积γ优选为1200000以上，更优选为1500000以上。关于厚度，越薄则越不耐受来自外部的冲击，另一方面，越厚则越耐受来自外部的冲击。此外，关于热固化后的储存弹性模量，值越小则越柔软而越不耐受来自外部的冲击，另一方面，值越大则越硬而越耐受来自外部的冲击。因此，在密封用片的厚度薄的情况下，即使热固化后的储存弹性模量一定程度地小，也能够适当地保护半导体芯片免受来自外部的冲击等。另一方面，在密封用片的厚度薄的情况下，若不一定程度地增大热固化后的储存弹性模量，则无法适当地保护半导体芯片免受来自外部的冲击等。本发明人们发现：像这样，密封用片的厚度和热固化后的储存弹性模量与密封后的半导体芯片保护性密切相关。并且，本发明人们发现：若将上述积γ设定为1200000以上，则热固化后的密封用片40具有良好的硬度，其结果是，能够适当地保护半导体芯片免受来自外部的冲击等。
由以上内容，若将上述积γ设定为1200000以上，则能够适当地保护半导体芯片免受来自外部的冲击等。
密封用片40的俯视中的面积A优选为40000mm2以上。更优选为70650mm2以上，进一步优选为90000mm2以上。密封用片40由于满足上述式1，所以可以抑制挠曲。因此，即使将密封用片40的面积A设定为40000mm2以上这样的大面积，也能够抑制在搬送时等从吸附夹头上落下。此外，若能够以大面积使用，则在生产效率提高这方面优异。此外，上述面积A越大越优选，但从在搬送时等能够使得难以从吸附夹头上落下这点考虑，例如为562500mm2以下，优选为500000mm2以下。
此外，密封用片40的俯视中的形状没有特别限定，可以制成矩形或圆形。其中，优选各边的长度为200mm以上并且各边的长度为750mm以下的矩形。另外，在全部的边的长度为200mm时，上述面积A变成40000mm2，在全部的边的长度为750mm时，上述面积A变成562500mm2。
密封用片40的构成材料优选包含环氧树脂、及作为固化剂的酚醛树脂。由此，可以得到良好的热固性。
作为上述环氧树脂，没有特别限定。例如，可以使用三苯基甲烷型环氧树脂、甲酚线型酚醛型环氧树脂、联苯型环氧树脂、改性双酚A型环氧树脂、双酚A型环氧树脂、双酚F型环氧树脂、改性双酚F型环氧树脂、二环戊二烯型环氧树脂、线型酚醛清漆型环氧树脂、苯氧基树脂等各种环氧树脂。这些环氧树脂可以单独使用，也可以将2种以上并用。
从确保环氧树脂的固化后的韧性及环氧树脂的反应性的观点出发，优选环氧当量为150～250、软化点或熔点为50～130℃的在常温下为固体的环氧树脂，其中，从可靠性的观点出发，更优选为三苯基甲烷型环氧树脂、甲酚线型酚醛型环氧树脂、联苯型环氧树脂。
上述酚醛树脂只要是在与环氧树脂之间发生固化反应的树脂则没有特别限定。例如使用线型酚醛清漆树脂、苯酚芳烷基树脂、联苯芳烷基树脂、二环戊二烯型酚醛树脂、甲酚线型酚醛树脂、甲阶酚醛树脂等。这些酚醛树脂可以单独使用，也可以将2种以上并用。
作为上述酚醛树脂，从与环氧树脂的反应性的观点出发，优选使用羟基当量为70～250、软化点为50～110℃的酚醛树脂，其中，从固化反应性高的观点出发，可以适当地使用线型酚醛清漆树脂。此外，从可靠性的观点出发，也可以适当地使用苯酚芳烷基树脂或联苯芳烷基树脂那样的低吸湿性的酚醛树脂。
对于环氧树脂与酚醛树脂的配合比例，从固化反应性的观点出发，优选以相对于环氧树脂中的环氧基1当量使酚醛树脂中的羟基的合计成为0.7～1.5当量的方式配合，更优选为0.9～1.2当量。
密封用片40中的环氧树脂及酚醛树脂的合计含量优选为2.5重量％以上，更优选为3.0重量％以上。若为2.5重量％以上，则可以良好地得到相对于半导体芯片23、半导体晶片22等的粘接力。密封用片40中的环氧树脂及酚醛树脂的合计含量优选为20重量％以下，更优选为10重量％以下。若为20重量％以下，则能够降低吸湿性。
密封用片40也可以包含热塑性树脂。由此，可以得到未固化时的处理性、固化物的低应力性。
作为上述热塑性树脂，可列举出天然橡胶、丁基橡胶、异戊二烯橡胶、氯丁二烯橡胶、乙烯-乙酸乙烯酯共聚物、乙烯-丙烯酸共聚物、乙烯-丙烯酸酯共聚物、聚丁二烯树脂、聚碳酸酯树脂、热塑性聚酰亚胺树脂、6-尼龙或6，6-尼龙等聚酰胺树脂、苯氧基树脂、丙烯酸类树脂、PET或PBT等饱和聚酯树脂、聚酰胺酰亚胺树脂、氟树脂、苯乙烯-异丁烯-苯乙烯嵌段共聚物等。这些热塑性树脂可以单独使用，或将2种以上并用。其中，从低应力性、低吸水性的观点出发，优选苯乙烯-异丁烯-苯乙烯嵌段共聚物。
密封用片40中的热塑性树脂的含量优选设定为1.5重量％以上、2.0重量％以上。若为1.5重量％以上，则可以得到柔软性、可挠曲性。密封用片40中的热塑性树脂的含量优选为6重量％以下，更优选为4重量％以下。若为4重量％以下，则与半导体芯片23或半导体晶片22的粘接性良好。
密封用片40优选包含无机填充剂。
上述无机填充剂没有特别限定，可以使用以往公知的各种填充剂，例如可列举出石英玻璃、滑石、二氧化硅(熔融二氧化硅或结晶性二氧化硅等)、氧化铝、氮化铝、氮化硅、氮化硼的粉末。它们可以单独使用，也可以将2种以上并用。其中，从能够良好地降低线膨胀系数的理由出发，优选为二氧化硅、氧化铝，更优选为二氧化硅。
作为二氧化硅，优选为二氧化硅粉末，更优选为熔融二氧化硅粉末。作为熔融二氧化硅粉末，可列举出球状熔融二氧化硅粉末、破碎熔融二氧化硅粉末，但从流动性的观点出发，优选球状熔融二氧化硅粉末。其中，优选平均粒径为10～30μm的范围的粉末，更优选为15～25μm的范围的粉末。
另外，平均粒径例如可以通过使用从母集团任意地抽出的试样、并使用激光衍射散射式粒度分布测定装置进行测定而导出。
密封用片40中的上述无机填充剂的含量相对于密封用片40整体优选为75～95重量％，更优选为78～95重量％。若上述无机填充剂的含量相对于密封用片40整体为75重量％以上，则通过较低抑制热膨胀率，能够抑制由热冲击引起的机械破坏。另一方面，若上述无机填充剂的含量相对于密封用片40整体为95重量％以下，则柔软性、流动性、粘接性变得更加良好。
密封用片40优选包含固化促进剂。
作为固化促进剂，只要是使环氧树脂与酚醛树脂的固化进行的物质，则没有特别限定，例如可列举出三苯基膦、四苯基鳞四苯基硼酸酯等有机磷系化合物；2-苯基-4，5-二羟基甲基咪唑、2-苯基-4-甲基-5-羟基甲基咪唑等咪唑系化合物等。其中，从即使混炼时的温度上升也不会使固化反应急剧地推进、可以良好地制作密封用片40的理由出发，优选2-苯基-4，5-二羟基甲基咪唑。
固化促进剂的含量相对于环氧树脂及酚醛树脂的合计100重量份优选为0.1～5重量份。
密封用片40优选包含阻燃剂成分。由此，能够降低因部件短路或放热等而着火时的燃烧扩大。作为阻燃剂组成成分，例如可以使用氢氧化铝、氢氧化镁、氢氧化铁、氢氧化钙、氢氧化锡、复合化金属氢氧化物等各种金属氢氧化物；磷腈系阻燃剂等。
从即使是少量也发挥阻燃效果的观点出发，磷腈系阻燃剂中包含的磷元素的含有率优选为12重量％以上。
密封用片40中的阻燃剂成分的含量在全部有机成分(除无机填料以外)中，优选为10重量％以上，更优选为15重量％以上。若为10重量％以上，则可以良好地得到阻燃性。密封用片40中的热塑性树脂的含量优选为30重量％以下，更优选为25重量％以下。若为30重量％以下，则存在固化物的物性降低(具体而言，玻璃化转变温度或高温树脂强度等物性的降低)少的倾向。
密封用片40优选包含硅烷偶联剂。作为硅烷偶联剂，没有特别限定，可列举出3-环氧丙氧基丙基三甲氧基硅烷等。
密封用片40中的硅烷偶联剂的含量优选为0.1～3重量％。若为0.1重量％以上，则可以充分地得到固化物的强度，可以降低吸水率。若为3重量％以下，则可以降低排气量。
密封用片40优选被着色。由此，能够发挥优异的标记性及外观性，能够制成具有附加价值的外观的半导体装置。经着色的密封用片40由于具有优异的标记性，所以可以实施标记，赋予文字信息或图形信息等各种信息。特别是通过控制着色的颜色，能够以优异的视觉辨认性来视觉辨认通过标记赋予的信息(文字信息、图形信息等)。进而，密封用片40也可以按照制品来分色。在使密封用片40有色的情况下(并非无色·透明的情况)，作为通过着色而呈现出的颜色，没有特别限制，例如优选为黑色、蓝色、红色等浓色，特别适宜为黑色。
在将密封用片40着色时，可以根据目标颜色而使用色材(着色剂)。作为这样的色材，可以适当地使用黑系色材、蓝系色材、红系色材等各种浓色系色材，黑系色材特别适合。作为色材，可以是颜料、染料等中的任一种。色材可以单独使用或将2种以上组合使用。另外，作为染料，无论是酸性染料、反应染料、直接染料、分散染料、阳离子染料等哪种形态的染料均可以使用。此外，颜料的形态也没有特别限制，可以从公知的颜料中适当地选择使用。
另外，在密封用片40中，除了上述的各成分以外，根据需要可以适当配合其他的添加剂。
密封用片40的制造方法没有特别限定，但优选制备用于形成密封用片40的树脂组合物的混炼物并涂装所得到的混炼物的方法、将所得到的混炼物塑性加工为片状的方法。由此，可以不使用溶剂地制作密封用片40，所以能够抑制半导体芯片23因挥发的溶剂而受到影响。
具体而言，通过将后述的各成分用混合辊、加压式捏合机、挤出机等的公知的混炼机进行熔融混炼而制备混炼物，并将所得到的混炼物利用涂装或塑性加工制成片状。作为混炼条件，温度优选为上述的各成分的软化点以上，例如为30～150℃，若考虑环氧树脂的热固性，则优选为40～140℃，进一步优选为60～120℃下。时间例如为1～30分钟，优选为5～15分钟。
混炼优选在减压条件下(减压气氛下)进行。由此，能够脱气，同时能够防止气体向混炼物中的侵入。减压条件下的压力优选为0.1kg/cm2以下，更优选为0.05kg/cm2以下。减压下的压力的下限没有特别限定，例如为1×10-4kg/cm2以上。
在涂装混炼物而形成密封用片40的情况下，熔融混炼后的混炼物优选不进行冷却而保持高温状态不变地进行涂装。作为涂装方法，没有特别限制，可列举出棒涂法、刮刀涂布法，狭缝式模涂法等。作为涂装时的温度，优选为上述的各成分的软化点以上，若考虑环氧树脂的热固性及成形性，则例如为40～150℃，优选为50～140℃，进一步优选为70～120℃下。
在将混炼物进行塑性加工而形成密封用片40的情况下，熔融混炼后的混炼物优选不进行冷却而保持高温状态不变地进行塑性加工。作为塑性加工方法，没有特别限制，可列举出平板冲压法、T型模挤出法、螺杆模挤出法、辊压延法、辊混炼法、吹塑挤出法、共挤出法、压延成形法等等。作为塑性加工温度，优选为上述的各成分的软化点以上，若考虑环氧树脂的热固性及成形性，则例如为40～150℃，优选为50～140℃，进一步优选为70～120℃下。
另外，密封用片40也可以如下得到：在适当的溶剂中溶解用于形成密封用片40的树脂等，使其分散而制备清漆，将该清漆涂装而得到。
在两面带隔片的密封用片10中，两面带隔片的密封用片10的25℃下的弯曲弹性模量E[N/mm2]与密封用片40的面积A[mm2]之积β优选满足下述式2。
式2：4.0×106≤β≤1.7×109
上述积β的下限值优选为1.0×107，更优选为5.0×107。此外，上述积β的上限值优选为1.5×109，更优选为1.0×109。若上述积β在满足上述式2的范围内，则可以抑制两面带隔片的密封用片10的挠曲，并且树脂向半导体芯片中的埋入性也变得良好。
两面带隔片的密封用片10的25℃下的弯曲弹性模量E优选为100N/mm2以上且3000N/mm2以下，更优选为200N/mm2以上且500N/mm2以下。通过将上述弯曲弹性模量E设定为100N/mm2以上，能够抑制树脂流动，使半导体芯片的埋入时的厚度控制变得良好。另一方面，通过将上述弯曲弹性模量E设定为3000N/mm2以下，能够良好地将半导体芯片埋入。
另外，上述弯曲弹性模量E是指密封用片成型后、并且热固化前的弯曲弹性模量。上述弯曲弹性模量的测定方法基于实施例记载的方法。上述弯曲弹性模量E[Pa]可以通过变更无机填充剂(填料)的填充量、粒径等改变构成密封用片40的组成来进行控制。
(隔片)
作为隔片41a及隔片41b，优选以与密封用片40成为一体、作为带隔片的密封用片10的上述积β满足上述式2的方式选择。特别优选以与密封用片40成为一体、作为带隔片的密封用片10的25℃下的上述弯曲弹性模量E成为上述数值范围内的方式选择。
另外，本实施方式中，对本发明的带隔片的密封用片10为两面带隔片的密封用片的情况进行说明。因此，本发明的“带隔片的密封用片的25℃下的弯曲弹性模量E”作为与隔片41a、隔片41b、及密封用片40成为一体的带隔片的密封用片10整体的25℃下的弯曲弹性模量相当的弯曲弹性模量进行说明。但是，本发明的带隔片的密封用片为单面带隔片的密封用片时，本发明的“带隔片的密封用片的25℃下的弯曲弹性模量E”与密封用片和层叠于上述密封用片的任一个面上的隔片成为一体的单面带隔片的密封用片整体的25℃下的弯曲弹性模量相当。
作为构成隔片41a及隔片41b的具体的材料，例如可以使用纸等纸系基材；布、无纺布、毛毡、网状物等纤维系基材；金属箔、金属板等金属系基材；塑料片等塑料系基材；橡胶片等橡胶系基材；发泡片等发泡体、或它们的层叠体[特别是塑料系基材与其他基材的层叠体、塑料片彼此的层叠体等]等适宜的薄纸体。本发明中，可以适当地使用塑料系基材。作为上述塑料系基材的原材料，例如可列举出聚乙烯(PE)、聚丙烯(PP)、乙烯-丙烯共聚物等烯烃系树脂；乙烯-乙酸乙烯酯共聚物(EVA)、离聚物树脂、乙烯-(甲基)丙烯酸共聚物、乙烯-(甲基)丙烯酸酯(无规、交替)共聚物等以乙烯作为单体成分的共聚物；聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚对苯二甲酸丁二醇酯(PBT)等聚酯；丙烯酸系树脂；聚氯乙烯(PVC)；聚氨酯；聚碳酸酯；聚苯硫醚(PPS)；聚酰胺(尼龙)、全芳香族聚酰胺(芳族聚酰胺)等酰胺系树脂；聚醚醚酮(PEEK)；聚酰亚胺；聚醚酰亚胺；聚偏二氯乙烯；ABS(丙烯腈-丁二烯-苯乙烯共聚物)；纤维素系树脂；硅酮树脂；氟树脂等。隔片41a可以是单层，也可以是2种以上的多层。另外，作为隔片41a的制造方法，可以通过以往公知的方法而形成。
隔片41a及隔片41b可以被剥离处理，也可以不被脱模处理。
作为上述脱模处理中使用的脱模剂，可列举出氟系脱模剂、长链烷基丙烯酸酯系脱模剂、硅酮系脱模剂等。其中，优选硅酮系脱模剂。
隔片41a及隔片41b的厚度没有特别限定，但从防止认为在变成大面积时容易产生的挠曲的观点出发，优选为50μm以上，更优选为75μm以上。此外，从隔片的易剥离性的观点出发，优选为300μm以下，更优选为200μm以下。
隔片41b的厚度没有特别限定，但从隔片剥离时的处理性的观点出发，优选为10μm以上，更优选为25μm以上。此外，从隔片的易剥离性的观点出发，优选为200μm以下，更优选为100μm以下。
接着，对使用了两面带隔片的密封用片10的半导体装置的制造方法进行说明。
(半导体装置的制造方法)
对本实施方式所述的半导体装置的制造方法，以下参照图2～图10进行说明。图2～图10是用于说明本实施方式所述的半导体装置的制造方法的截面示意图。以下，首先对被称为所谓的Fan-out(扇出)型晶圆级封装件(WLP)的半导体装置的制造方法进行说明。
本实施方式所述的半导体装置的制造方法至少包含：
准备在临时固定材料上临时固定有半导体芯片的层叠体的工序A；
准备带隔片的密封用片的工序B；
将上述带隔片的密封用片配置在上述层叠体的上述半导体芯片上的工序C；和
将上述半导体芯片埋入上述密封用片中，形成在上述密封用片中埋入有上述半导体芯片的密封体的工序D。
[层叠体准备工序]
如图2中所示的那样，在本实施方式所述的半导体装置的制造方法中，首先，准备在临时固定材料60上临时固定有半导体芯片53的层叠体50(工序A)。层叠体50例如通过以下的临时固定材料准备工序和半导体芯片临时固定工序而得到。
<临时固定材料准备工序>
在临时固定材料准备工序中，准备在支承基材60b上层叠有热膨胀性粘合剂层60a的临时固定材料60(参照图2)。另外，也可以代替热膨胀性粘合剂层，而使用放射线固化型粘合剂层。本实施方式中，对具备热膨胀性粘合剂层的临时固定材料60进行说明。但是，关于在支承基材上层叠有热膨胀性粘合剂层的临时固定材料，由于在日本特开2014-015490号公报等中有详细记载，所以以下，进行简单说明。
(热膨胀性粘合剂层)
热膨胀性粘合剂层60a可以通过包含聚合物成分和发泡剂的粘合剂组合物而形成。作为聚合物成分(特别是基础聚合物)，可以适当地使用丙烯酸系聚合物(有时称为“丙烯酸聚合物A”)。作为丙烯酸聚合物A，可列举出以(甲基)丙烯酸酯作为主单体成分的聚合物。作为上述(甲基)丙烯酸酯，例如可列举出(甲基)丙烯酸烷基酯(例如甲基酯、乙基酯、丙基酯、异丙基酯、丁基酯、异丁基酯、仲丁基酯、叔丁基酯、戊基酯、异戊基酯、己基酯、庚基酯、辛基酯、2-乙基己基酯、异辛基酯、壬基酯、癸基酯、异癸基酯、十一烷基酯、十二烷基酯、十三烷基酯、十四烷基酯、十六烷基酯、十八烷基酯、二十烷基酯等烷基的碳原子数为1～30、特别是碳原子数为4～18的直链状或支链状的烷基酯等)及(甲基)丙烯酸环烷基酯(例如环戊基酯、环己基酯等)等。这些(甲基)丙烯酸酯可以单独使用或将2种以上并用。
另外，上述丙烯酸聚合物A中，为了凝聚力、耐热性、交联性等的改性，根据需要，也可以包含与能够与上述(甲基)丙烯酸酯共聚的其它单体成分对应的单元。
丙烯酸聚合物A的重均分子量没有特别限制，但优选为35万～100万，更优选为45万～80万左右。
热膨胀性粘合剂层60a如上述那样含有用于赋予热膨胀性的发泡剂。因此，以在临时固定材料60的热膨胀性粘合剂层60a上形成有密封体58的状态(参照图6)，在任意时候将临时固定材料60至少部分地进行加热，使该加热后的热膨胀性粘合剂层60a的部分中含有的发泡剂发泡和/或膨胀，从而热膨胀性粘合剂层60a至少部分地发生膨胀，利用该热膨胀性粘合剂层60a的至少部分的膨胀，与该膨胀后的部分对应的粘合面(与密封体58的界面)以凹凸状发生变形，该热膨胀性粘合剂层60a与密封体58的粘接面积减少，由此，两者间的粘接力减少，能够使密封体58从临时固定材料60上剥离(参照图7)。
(发泡剂)
作为热膨胀性粘合剂层60a中使用的发泡剂，没有特别限制，可以从公知的发泡剂中适当选择。发泡剂可以单独使用或将2种以上组合使用。作为发泡剂，可以适当地使用热膨胀性微小球。
(热膨胀性微小球)
作为热膨胀性微小球，没有特别限制，可以从公知的热膨胀性微小球(各种无机系热膨胀性微小球、或有机系热膨胀性微小球等)中适当选择。作为热膨胀性微小球，从混合操作容易的观点等出发，可以适当地使用经微囊化的发泡剂。作为这样的热膨胀性微小球，例如可列举出将异丁烷、丙烷、戊烷等通过加热而容易气化并膨胀的物质内包于具有弹性的壳内的微小球等。上述壳大多由热熔融性物质或通过热膨胀而破坏的物质形成。作为形成上述壳的物质，例如可列举出偏二氯乙烯-丙烯腈共聚物、聚乙烯基醇、聚乙烯醇缩丁醛、聚甲基丙烯酸甲酯、聚丙烯腈、聚偏二氯乙烯、聚砜等。
热膨胀性粘合剂层的厚度没有特别限制，可以根据粘接力的降低性等适当地选择，例如为5μm～300μm(优选为20μm～150μm)左右。
另外，热膨胀性粘合剂层可以为单层、多层的任一种。
本实施方式中，在热膨胀性粘合剂层中，也可以包含各种添加剂(例如着色剂、增稠剂、增量剂、填充剂、粘合赋予剂、增塑剂、防老化剂、抗氧化剂、表面活性剂、交联剂等)。
(支承基材)
支承基材60b为成为临时固定材料60的强度母体的薄板状构件。作为支承基材60b的材料，只要考虑处理性或耐热性等而适当选择即可，例如可以使用SUS等金属材料、聚酰亚胺、聚酰胺酰亚胺、聚醚醚酮、聚醚砜等塑料材料、玻璃或硅晶片等。它们中，从耐热性或强度、可再利用性等观点出发，优选SUS板。
支承基材60b的厚度可以考虑目标强度或处理性而适当选择，优选为100～5000μm，更优选为300～2000μm。
(临时固定材料的形成方法)
临时固定材料60可以通过在支承基材60b上形成热膨胀性粘合剂层60a而得到。热膨胀性粘合剂层例如可以利用将粘合剂、发泡剂(热膨胀性微小球等)、和根据需要使用的溶剂或其他添加剂等混合、并形成为片状的层的惯用的方法来形成。具体而言，例如可以通过将包含粘合剂、发泡剂(热膨胀性微小球等)、及根据需要使用的溶剂或其他添加剂的混合物涂布到支承基材60b上的方法、在适当的隔片(剥离纸等)上涂布上述混合物而形成热膨胀性粘合剂层并将其转印(转移)到支承基材60b上的方法等来形成热膨胀性粘合剂层。
(热膨胀性粘合剂层的热膨胀方法)
本实施方式中，热膨胀性粘合剂层可以通过加热而热膨胀。作为加热处理方法，例如可以利用热板、热风干燥机、近红外线灯、空气干燥机等适宜的加热单元来进行。加热处理时的加热温度只要为热膨胀性粘合剂层中的发泡剂(热膨胀性微小球等)的发泡开始温度(热膨胀开始温度)以上即可，加热处理的条件可以根据由发泡剂(热膨胀性微小球等)的种类等引起的粘接面积的减少性、包含支承基材、半导体芯片的密封体等的耐热性、加热方法(热容量、加热单元等)等而适当设定。作为一般的加热处理条件，温度为100℃～250℃下、1秒钟～90秒钟(热板等)或5分钟～15分钟(热风干燥机等)。另外，加热处理可以根据使用目的而在适宜的阶段进行。此外，作为加热处理时的热源，有时也可以使用红外线灯或加热水。
<半导体芯片临时固定工序>
在半导体芯片临时固定工序中，在所准备的临时固定材料60上以其电路形成面53a与临时固定材料60相对的方式配置多个半导体芯片53，并进行临时固定(参照图2)。在半导体芯片53的临时固定中，可以使用倒装片接合机或芯片接合机等公知的装置。
半导体芯片53的配置的布局或配置数目可以根据临时固定材料60的形状或尺寸、目标封装的生产数目等而适当设定，例如，可以以多行、且多列的矩阵状排列而配置。作为层叠体50(临时固定材料60)的俯视中的形状及尺寸，没有特别限定，可以制成与带隔片的密封用片10相同。以上，示出层叠体准备工序的一个例子。
[准备两面带隔片的密封用片的工序]
此外，在本实施方式所述的半导体装置的制造方法中，准备两面带隔片的密封用片10(参照图1)(工序B)。
[将两面带隔片的密封用片抬起的工序]
在工序B之后，如图3中所示的那样，将两面带隔片的密封用片10介由隔片41a利用吸附夹头19而抬起。另外，两面带隔片的密封用片10的隔片41a与密封用片11的界面、及密封用片11与隔片41b的界面以不会因自重而剥离的程度的剥离力贴附。
本实施方式中，密封用片40由于厚度t[mm]与50℃下的储存弹性模量G’[Pa]之积α满足上述式1，所以能够抑制密封用片40挠曲而在吸附夹头19与两面带隔片的密封用片10之间形成间隙。其结果是，可以抑制两面带隔片的密封用片10从吸附夹头19上落下。
[将隔片从两面带隔片的密封用片剥离的工序]
接着，将隔片41b从两面带隔片的密封用片10上剥离。另外，两面带隔片的密封用片10的隔片41a与密封用片40的界面中的剥离力以在隔片41b的剥离时不会剥离的程度的剥离力贴附。
[配置密封用片和层叠体的工序]
接着，如图4中所示的那样，在下侧加热板62上使临时固定有半导体芯片53的面朝上地配置层叠体50，同时在层叠体50的临时固定有半导体芯片53的面上配置带隔片41a的密封用片40(工序C)。在该工序中，可以在下侧加热板62上首先配置层叠体50，之后，在层叠体50上配置带隔片41a的密封用片40，也可以在层叠体50上先层叠带隔片41a的密封用片40，之后，将层叠体50与带隔片41a的密封用片40层叠而成的层叠物配置在下侧加热板62上。
[形成密封体的工序]
接着，如图5中所示的那样，利用下侧加热板62和上侧加热板64进行热压，将半导体芯片53埋入密封用片40中，形成在密封用片40中埋入有半导体芯片53的密封体58(工序D)。密封用片40会作为用于保护半导体芯片53及其附带的要素免受外部环境影响的密封树脂发挥功能。由此，可以得到临时固定于临时固定材料60上的半导体芯片53被埋入密封用片40中的密封体58。
具体而言，作为将半导体芯片53埋入密封用片40中时的热压条件，温度优选为40～150℃，更优选为60～120℃下，压力例如为0.1～10MPa，优选为0.5～8MPa，时间例如为0.3～10分钟，优选为0.5～5分钟。此外，作为热压方法，可列举出平行平板冲压或辊冲压。其中，优选平行平板冲压。
由此，能够得到在密封用片40中埋入有半导体芯片53的半导体装置。此外，若考虑密封用片40的与半导体芯片53及临时固定材料60的密合性及追随性的提高，则优选在减压条件下进行冲压。
作为上述减压条件，压力例如为0.1～5kPa，优选为0.1～100Pa，减压保持时间(从减压开始至冲压开始为止的时间)例如为5～600秒，优选为10～300秒。
[其他的隔片剥离工序]
接着，将另一个隔片41a剥离(参照图6)。
[热固化工序]
接着，使密封用片40热固化。具体而言，例如，将临时固定于临时固定材料60上的半导体芯片53被埋入密封用片40中的密封体58整体进行加热。
作为热固化处理的条件，加热温度优选为100℃以上，更优选为120℃以上。另一方面，加热温度的上限优选为200℃以下，更优选为180℃以下。加热时间优选为10分钟以上，更优选为30分钟以上。另一方面，加热时间的上限优选为180分钟以下，更优选为120分钟以下。此外，根据需要也可以进行加压，优选为0.1MPa以上，更优选为0.5MPa以上。另一方面，上限优选为10MPa以下，更优选为5MPa以下。
[热膨胀性粘合剂层剥离工序]
接着，如图7中所示的那样，通过将临时固定材料60进行加热而使热膨胀性粘合剂层60a热膨胀，从而在热膨胀性粘合剂层60a与密封体58之间进行剥离。或者，也可以适当地采用以下步骤：在支承基材60b与热膨胀性粘合剂层60a的界面进行剥离，之后，在热膨胀性粘合剂层60a与密封体58的界面进行利用热膨胀的剥离。在任一情况下，通过将热膨胀性粘合剂层60a加热使其热膨胀而使其粘合力降低，能够容易地进行热膨胀性粘合剂层60a与密封体58的界面的剥离。作为热膨胀的条件，可以适当地采用上述的“热膨胀性粘合剂层的热膨胀方法”的栏的条件。特别是热膨胀性粘合剂层优选为在上述热固化工序中的加热中不剥离、而在该热膨胀性粘合剂层剥离工序中的加热中剥离的构成。
[将密封用片进行磨削的工序]
接着，根据需要，如图8中所示的那样，将密封体58的密封用片40进行磨削而使半导体芯片53的背面53c显现出。作为将密封用片40进行磨削的方法，没有特别限定，例如可列举出使用高速旋转的砂轮的磨削法。
(再布线形成工序)
本实施方式中，优选进一步包含在密封体58的半导体芯片53的电路形成面53a上形成再布线69的再布线形成工序。在再布线形成工序中，在上述临时固定材料60的剥离后，在密封体58上形成与上述露出的半导体芯片53连接的再布线69(参照图9)。
作为再布线的形成方法，例如可以在露出的半导体芯片53上利用真空成膜法等公知的方法形成金属种子层，利用半加成法等公知的方法形成再布线69。
然后，也可以在再布线69及密封体58上形成聚酰亚胺或PBO等绝缘层。
(凸块形成工序)
接着，也可以进行在所形成的再布线69上形成凸块67的凸块加工(参照图9)。凸块加工可以通过焊料球或焊料镀覆等公知的方法来进行。
(切割工序)
最后，进行包含半导体芯片53、密封用片40及再布线69等要素的层叠体的切割(参照图10)。由此，能够得到将布线引出到芯片区域的外侧的半导体装置59。
在上述的实施方式中，对本发明的“层叠体”为“在临时固定材料60上临时固定有半导体芯片53的层叠体50”的情况进行了说明。然而，本发明中的“层叠体”并不限定于该例，只要是在具有一定程度的强度的支承体上固定有半导体芯片的层叠体即可。即，“层叠体”只要为“在支承体上固定有半导体芯片的层叠体”即可。作为本发明中的“层叠体”的其他例子，例如可列举出“半导体芯片被倒装芯片接合在半导体晶片的电路形成面上的层叠体”(所谓的Chip on Wafer)、“半导体芯片被搭载于有机基板上的层叠体”。
[实施例]
以下，关于本发明使用实施例进行详细说明，本发明只要不超出其主旨，则并不限定于以下的实施例。此外，各例中，份只要没有特别记载均为重量基准。
对实施例中使用的成分进行说明。
环氧树脂：新日铁化学(株)制的YSLV-80XY(双酚F型环氧树脂、环氧基当量为200g/ep.软化点为80℃)
酚醛树脂：明和化成社制的MEH-7851-SS(具有联苯芳烷基骨架的酚醛树脂、羟基当量为203g/eq.软化点为67℃)
硅烷偶联剂：信越化学社制的KBM-403(3-环氧丙氧基丙基三甲氧基硅烷)
固化促进剂：四国化成工业社制的2PHZ-PW(2-苯基-4，5-二羟基甲基咪唑)
热塑性树脂：MITSUBISHI RAYON Co.，Ltd.制的J-5800(丙烯酸橡胶系应力缓和剂)
填料：电气化学工业社制的FB-9454FC(熔融球状二氧化硅粉末、平均粒径为17.6μm)
炭黑：三菱化学社制的#20(粒径为50nm)
[密封用片的制作]
(实施例1～12、比较例1～8)
按照表1中记载的配合比，将各成分配合，利用辊混炼机在60～120℃、10分钟、减压条件下(0.01kg/em2)进行熔融混炼，制备了制造例1～5所述的混炼物(树脂组合物A～E)。
接着，将所得到的树脂组合物利用平板冲压法形成为片状。树脂组合物的种类、片的厚度、及面积的组合如表2那样。通过以上操作，得到实施例1～12、比较例1～8所述的密封用片。另外，在本实施例中，面积250000mm2设定为纵500mm×横500mm，面积40000mm2设定为纵200mm×横200mm。
[两面带隔片的密封用片的制作]
在上述制作的各密封用片的两面，贴附三菱树脂株式会社制的完成硅酮脱模处理的MRU-50(与本发明的隔片相当、厚度为50μm)。由此，得到实施例1～12、比较例1～8所述的两面带隔片的密封用片。
[表1]
[密封用片的50℃下的储存弹性模量G’的测定]
使用粘弹性测定装置ARES(Rheometric Scientific Inc.制)，测定实施例1～12、比较例1～8所述的密封用片的50℃下的储存弹性模量G’。测定条件如下所述。将此时的50℃的值作为50℃下的储存弹性模量G’。将结果示于表2中。另外，测定是利用平板冲压制作组成与实施例1～12、比较例1～8相同、且厚度设定为1mm的密封用片后，加工为25mmφ的形状而进行。
<储存弹性模量G’的测定条件>
测定温度：40～130℃
升温速度：10℃/min
板类型：平行板、25mmφ
频率：1Hz
应变量：10％
样品尺寸：25mmφ×厚度1mm
[带隔片的密封用片的25℃下的弯曲弹性模量E的测定]
使用测定Autograph(岛津制作所制)，测定实施例1～12、比较例1～8所述的带隔片的密封用片的25℃下的弯曲弹性模量E。测定条件如下所述。将结果示于表2中。另外，测定以在密封用片的两面带有隔片的状态来进行。
<弯曲弹性模量E的测定条件>
测定温度：25℃
样品尺寸：10mm宽度×厚度5mm
冲程：5mm/min
[密封用片的热固化后的25℃下的储存弹性模量E’的测定]
将实施例、比较例所述的密封用片在150℃下加热1小时，使其热固化。接着，使用膜粘弹性测定装置RSA-3(TA Instruments社制)，测定实施例1～12、比较例1～8所述的密封用片的热固化后的25℃下的储存弹性模量E’。测定条件如下所述。将结果示于表2中。
<储存弹性模量E’的测定条件>
测定温度：-20～300℃
升温速度：10℃/min
测定模式：拉伸
频率：1Hz
应变量：0.05％
样品尺寸：纵20mm×横1mm×厚度0.05mm
[处理性评价]
将实施例1～12、比较例1～8的两面带隔片的密封用片介由一侧的脱模处理膜利用吸附夹头而抬起，确认将另一侧的脱模处理膜剥离时的密封用片的落下的有无。将没有落下、并且在目视中没有树脂的变形或裂缝的情况设为○，将落下、或者发现树脂变形或裂缝·裂纹的情况设为×。将结果示于表2中。
另外，作为吸附夹头，使用以下的夹头。此外吸附条件如下所述。
<吸附条件>
吸附衬垫30mmφ×8个
真空度-60kPa
[埋入性评价]
首先，准备纵200mm×横200mm×厚度1.1mm的玻璃板。利用层压机在该玻璃板上贴附临时固定材料(日东电工株式会社制REVALPHA No.3195V)。进一步在其上以纵13个×横13个的矩阵状配置纵7mm×横7mm×厚度0.4mm的芯片。芯片安装间隔(芯片的端与芯片的端的间隔)设定为16mm。在该玻璃载体上层叠预先片化为厚度0.6mm的密封用片并使用真空冲压装置(装置名：VACUUM ACE、Mikado Technos Co.，Ltd.制)进行热压。接着，在60℃的热板上进行除去无用树脂的修整。之后，进行150℃1小时的加热处理，使树脂固化。之后，在185℃的热板上将临时固定材料剥离，得到密封体。
进行所得到的密封体的芯片露出面的芯片与树脂的边界部分的显微镜观察(装置名：VHX-2000、KEYENCE CORPORATION制)，将在芯片端部观察到未填充区域或空气的咬入痕的情况评价为埋入性×，将没有观察到的情况评价为埋入性○。将结果示于表2中。
[表2]
符号的说明
10 两面带隔片的密封用片
40 密封用片
41a、41b 隔片
50 层叠体
53 半导体芯片
58 密封体
59 半导体装置
60 临时固定材料

Claims (7)

1.一种密封用片，其特征在于，厚度t与50℃下的储存弹性模量G’之积α满足下述式1，其中，厚度t的单位为mm，储存弹性模量G’的单位为Pa，
式1：300≤α≤1.5×105。
2.一种带隔片的密封用片，其特征在于，其具备权利要求1所述的密封用片、和层叠于所述密封用片的至少一个面上的隔片，
25℃下的弯曲弹性模量E与所述密封用片的面积A之积β满足下述式2，其中，弯曲弹性模量E的单位为N/mm2，面积A的单位为mm2，
式2：4.0×106≤β≤1.7×109。
3.一种半导体装置，其是使用权利要求1所述的密封用片而制造的。
4.一种半导体装置，其是使用权利要求2所述的带隔片的密封用片而制造的。
5.根据权利要求1所述的密封用片，其特征在于，所述密封用片的面积A为40000mm2以上。
6.根据权利要求2所述的带隔片的密封用片，其特征在于，所述密封用片的面积A为40000mm2以上。
7.一种半导体装置的制造方法，其特征在于，具有以下工序：
准备在支承体上固定有半导体芯片的层叠体的工序A；
准备权利要求2所述的带隔片的密封用片的工序B；
将所述带隔片的密封用片配置在所述层叠体的所述半导体芯片上的工序C；和
将所述半导体芯片埋入到所述密封用片中，形成在所述密封用片中埋入有所述半导体芯片的密封体的工序D。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109643666A (zh) * 2016-08-24 2019-04-16 东丽工程株式会社 安装方法和安装装置
EP3580166A4 (en) * 2017-02-09 2020-09-02 Invensas Bonding Technologies, Inc. RELATED STRUCTURES
CN109686854B (zh) * 2017-10-19 2024-07-02 京东方科技集团股份有限公司 封装结构及封装方法、电子装置及封装薄膜回收方法
DE102018103149B4 (de) 2017-11-15 2024-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Finnen integrierter Schaltungsvorrichtungen und zugehöriges Herstellungsverfahren
US20210345484A1 (en) * 2018-10-22 2021-11-04 Toyobo Co., Ltd. Method for manufacturing device connected body, and device connected body
CN113517205A (zh) * 2020-04-27 2021-10-19 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11699663B2 (en) 2020-04-27 2023-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation scheme design for wafer singulation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311348A (ja) * 2007-06-13 2008-12-25 Nitto Denko Corp 熱硬化型接着シート
US20110041223A1 (en) * 2009-08-17 2011-02-17 Ut Battelle, Llc Spatially resolved quantitative mapping of thermomechanical properties and phase transition temperatures using scanning probe microscopy
CN102471650A (zh) * 2010-04-13 2012-05-23 三菱树脂株式会社 透明两面粘合片
CN102786885A (zh) * 2011-05-17 2012-11-21 日东电工株式会社 半导体装置制造用的胶粘片
JP2014131016A (ja) * 2012-11-29 2014-07-10 Nitto Denko Corp 熱硬化性樹脂シート及び電子部品パッケージの製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7675185B2 (en) * 2003-12-11 2010-03-09 Hitachi Chemical Co., Ltd. Epoxy resin molding material for sealing and electronic component
JP5309886B2 (ja) * 2007-10-22 2013-10-09 日立化成株式会社 半導体封止用フィルム状接着剤、半導体装置の製造方法及び半導体装置
JP2013074184A (ja) * 2011-09-28 2013-04-22 Nitto Denko Corp 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311348A (ja) * 2007-06-13 2008-12-25 Nitto Denko Corp 熱硬化型接着シート
US20110041223A1 (en) * 2009-08-17 2011-02-17 Ut Battelle, Llc Spatially resolved quantitative mapping of thermomechanical properties and phase transition temperatures using scanning probe microscopy
CN102471650A (zh) * 2010-04-13 2012-05-23 三菱树脂株式会社 透明两面粘合片
CN102786885A (zh) * 2011-05-17 2012-11-21 日东电工株式会社 半导体装置制造用的胶粘片
JP2014131016A (ja) * 2012-11-29 2014-07-10 Nitto Denko Corp 熱硬化性樹脂シート及び電子部品パッケージの製造方法

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