CN106794981A - 用于电容式压力传感器的悬置膜 - Google Patents

Abstract

一种用于形成悬置膜的方法的实施方式包括在牺牲层上方和边界沟槽内沉积第一导电材料。第一导电材料在边界沟槽上方形成角过渡部。该方法还包括去除第一导电材料的一部分，所述去除将第一导电材料的不平坦形貌的至少一部分去除。该方法还包括沉积第二导电材料。第二导电材料延伸到边界沟槽之外。该方法还包括通过蚀刻开口去除牺牲层并且在第二导电材料下方形成腔。第一导电材料限定腔的侧壁边界的一部分。

Description

用于电容式压力传感器的悬置膜

MEMS传感器用于汽车、消费、工业、医疗以及许多其他应用中。此外，压力传感器具有许多应用。许多应用利用压阻式压力传感器来测量压力。利用硅膜的压阻式传感器周向锚定至硅衬底，并利用衬底的更大区域。经由由于外部压力而引起的膜的偏转来测量压力。大的偏转或温度差引起压阻式读出元件的显著非线性，这给多种应用提出了挑战。

膜和压力传感器的精确且可重复的制造工艺允许在一定温度和压力范围内的更精确的压力读数，并且允许在更多种应用中使用。此外，受益于占用空间减小的半导体器件具有各种应用。随着电子器件的尺寸持续减小，减小半导体器件的占用空间会是有利的。

公开了一种用于形成悬置膜的方法的实施方式。该方法的一种实施方式包括在牺牲层上方和边界沟槽内沉积第一导电材料。第一导电材料在边界沟槽上方形成角过渡部。该方法还包括去除第一导电材料的一部分，所述去除将第一导电材料的不平坦形貌的至少一部分去除。该方法还包括沉积第二导电材料。第二导电材料延伸到边界沟槽之外。该方法还包括通过蚀刻开口去除牺牲层，并且在第二导电材料下方形成腔。第一导电材料限定腔的侧壁边界的一部分。一些实施方式包括保形地沉积第一导电材料和/或第二导电材料。

在一些实施方式中，悬置膜形成为电容式压力传感器的一部分。在一些实施方式中，在集成电路的顶部上形成电容式压力传感器。在一些实施方式中，在集成读出电路的顶部形成电容式压力传感器。压阻式压力传感器未被集成在集成电路的顶部上。压阻材料如多晶硅和单晶硅不能在低温(即低于400℃)下沉积，并且因此不能沉积在CMOS器件的顶部上。利用由钨制成的悬置膜允许利用标准CMOS制造技术和工具在集成电路的顶部上制造电容式压力传感器。由于电容式压力传感器形成在集成电路的顶部上，因此当不使用双管芯封装解决方案时可以减小器件的整体占用空间。可以实现单管芯方法，这比双管芯封装成本更低，并且可以减小昂贵的硅区域的使用。此外，钨对HF蒸气是惰性的，这可以用于去除牺牲层以及将膜悬置。HF蒸气不会在蚀刻牺牲层期间侵蚀钨膜。钨还具有低热膨胀系数，这使得悬置膜不会对不同应用的温度变化过度敏感。然而，钨具有相对高的应力，这可能导致在蚀刻牺牲层以及释放膜期间膜出现失效。

一些实施方式包括在悬置膜下方形成底电极，该电极包括导电金属。悬置膜形成第二电极的一部分。在一些实施方式中，该方法还包括在底电极上方形成隔离层或蚀刻停止层。在一些实施方式中，隔离层/蚀刻停止层可以包括富硅氮化硅。在一些实施方式中，该方法包括去除边界沟槽上方的第一导电材料的角过渡部。在去除第一导电材料的一部分之后，可以在沉积第二导电材料之前沉积粘合层。在一些实施方式中，粘合层改善对下层的粘附性从而避免在CVD钨沉积期间蚀刻下面的氧化物，减小第二导电材料上的应力，并产生与下面的第一导电材料的良好欧姆电接触。可以通过物理气相沉积施加粘合层。在一些实施方式中，粘合层包括钛、氮化钛，或它们的组合。在一些实施方式中，粘合层形成在第二导电材料的顶部上并且可以起到与第二导电材料下方的粘合层类似的功能。一些实施方式包括第二导电材料下方的第一粘合层以及第二导电材料顶部上的第二粘合层。一些实施方式包括仅一个粘合层。

除了改善粘附性之外，粘合层还可以减小悬置膜上的总应力。去除牺牲层以将膜悬置可能导致高局部应力区域中的高应力和应力失效。粘合层可以减少和抵消当膜被释放时膜中的应力。

公开了一种用于在集成电路顶部上形成电容式压力传感器的方法的实施方式。该方法的一种实施方式包括：形成底电极，在底电极上方形成牺牲层。边界沟槽限定牺牲层的侧边界的一部分。该方法还包括在牺牲层上方和边界沟槽内保形地沉积第一层材料。第一层材料在边界沟槽上方形成角过渡部。该方法还包括去除第一层材料的一部分和沉积第二层材料。所述去除将第一层材料的不平坦形貌的至少一部分去除，并且第二层延伸到边界沟槽之外。该方法还包括：通过蚀刻开口去除牺牲层，在底电极与第二层材料之间形成腔，以及密封蚀刻开口。沉积在边界沟槽内的第一层材料限定腔的侧壁边界的一部分。

在一些实施方式中，在集成电路的顶部上形成电容式压力传感器。在一些实施方式中，在集成读出电路的顶部上形成电容式压力传感器。由于在集成电路的顶部上形成电容式压力传感器，所以与双管芯解决方案或压力传感器紧邻于CMOS被集成的解决方案相比，器件的占用空间显著减少。

公开了一种半导体器件的实施方式。半导体器件的一种实施方式包括：悬置在底电极上方的顶电极，以及使底电极和顶电极分离的腔。顶电极包括第一导电材料。第一导电材料形成腔的侧壁边界的一部分。顶电极还包括在腔上方的第二导电材料。第二导电材料延伸到第一导电材料之外。第一导电材料的一部分用作第二导电材料的支撑锚定件。第二导电材料包括在腔和支撑锚定件上基本上平坦的形貌。第一导电材料用作使第二导电材料悬置在腔上方的支撑件。还公开了半导体器件的其他实施方式。

根据以下结合附图以举例方式说明本发明的原理的详细描述，根据本发明的其他方面将变得明显。

图1描绘了半导体器件的悬置膜的实施方式的剖视图。

图2描绘了在沉积牺牲层之后半导体器件的实施方式的剖视图。

图3A描绘了与图2的半导体器件类似的半导体器件的实施方式的一部分的剖视图。

图3B描绘了在沉积粘合层之后图3A的半导体器件的实施方式。

图3C描绘了在牺牲层上方保形沉积第一导电材料并且第一导电材料进入侧壁边界沟槽之后图3B的半导体器件的实施方式。

图3D描绘了在去除第一导电材料的一部分之后图3C的半导体器件的实施方式。

图3E描绘了在沉积粘合层之后图3D的半导体器件的实施方式。

图3F描绘了在牺牲层上方保形沉积第二导电材料并且第二导电材料延伸到第一导电材料和边界沟槽之外之后图3E的半导体器件的实施方式。

图3G描绘了在第二导电材料上方沉积粘合层并在牺牲层上方产生蚀刻开口之后图3F的半导体器件的实施方式。

图3H描绘了在去除牺牲层并释放半导体器件的膜之后图3G的半导体器件的实施方式。

图3I描绘了在第二导电材料上方沉积密封层并且将腔上方的蚀刻开口密封之后图3H的半导体器件的实施方式。

在整个说明书中，相同的附图标记可以用于标识相同的元件。

将容易理解，可以以各种各样的不同配置来布置和设计本文概括地描述和附图中所示的各实施方式的部件。因此，如图所示的各种实施方式的以下更详细的描述不旨在限制本公开的范围，而是仅代表各种实施方式。虽然在附图中示出了各实施方式的各个方面，但是除非特别指出，否则附图不一定按比例绘制。

本发明可以在不脱离其精神或必要特征的情况下以其他具体形式实施。所描述的实施方式在所有方面仅被认为是说明性的而非限制性的。因此，本发明的范围由所附权利要求而不是由该详细描述来指示。落入权利要求的等同方案的含义和范围内的所有改变将被包括在其范围内。

在整个本说明书中对特征、优点或类似语言的提及并不意味着可以通过本发明实现的所有特征和优点应当存在于或存在于本发明的任何单个实施方式中。相反，涉及特征和优点的语言被理解为表示结合实施方式描述的具体特征、优点或特性被包括在本发明的至少一个实施方式中。因此，在整个本说明书中对特征和优点以及类似语言的讨论可以但不一定指代同一实施方式。

此外，所描述的本发明的特征、优点和特性可以以任何合适的方式结合在一种或更多种实施方式中。根据本文的描述，相关领域的技术人员将认识到，可以在没有特定实施方式的具体特征或优点中的一个或多个的情况下实践本发明。在其他情况下，在某些实施方式中可以识别到可能并非存在于本发明的所有实施方式中的附加特征和优点。

在整个本说明书中对“一种实施方式”、“实施方式”或类似语言的提及表示结合所指示的实施方式描述的特定特征、结构或特性包括在本发明的至少一种实施方式中。因此，在整个本说明书中短语“在一种实施方式中”、“在实施方式中”和类似语言可以但不一定都指代同一实施方式。

作为传感材料的硅的出现影响了工业和商业应用中的压力测量。基于硅的传感器使用一种自此被称为MEMS或微机电系统的技术。

MEMS传感器在良性环境下用于汽车、消费、工业和医疗应用中。紧凑的尺寸，使MEMS传感器可以在高生产量的情况下相对廉价。大多数MEMS压力传感器具有能够确定悬置膜的偏转状态的压阻式读出。此外，基于光学、电容和谐振频率的读出电路也是本领域中已知的。

通常，压阻式压力传感器具有周向地锚定至Si衬底的悬置晶体Si膜构造。在该膜的顶部，沉积压阻式元件并且将压阻式元件图案化到惠斯通电桥(Wheatstone bridge)配置内的应变计中。可以使用能够测量电桥中的较小电阻变化的外部读出电路来确定Si膜的偏转。通过湿法或干法蚀刻技术去除Si膜下面的牺牲材料，从而产生覆盖腔的自由悬置膜。

经由由于外部压力与可以是周围环境压力的表压力之间的压力差引起的膜的偏转来测量压力。表压力也可以是恒定参考压力。如果参考压力是真空，则可以确定绝对压力读数。这种类型的传感器被称为绝对压力传感器。

密闭的腔内部的内部参考压力理想地应当是真空或至少接近真空以最小化由于温度变化引起的气体膨胀。膜应当被密闭，以避免压力在腔内积聚并且避免信号随时间漂移。

Si的压阻特性用于确定由压力差施加的膜中的应变。然而，大的偏转和/或温度差导致压阻式读出元件的显著非线性。这些问题和其他问题对于压力传感器在各种应用下的实现提出了挑战。

由于标准压阻材料(晶体Si)在低温(即低于400℃)下不能沉积在CMOS的顶部，因此使用压阻式读出原理的压力传感器未被集成在IC的顶部。因为需要还比单管芯方法更昂贵的双管芯封装解决方案，因此这对器件的形状因子有影响。此外，测量压力传感器管芯的正确温度以校正温度变化的内在困难导致压力测量结果有较大不准确性。

相比之下，电容式读出允许在集成电路的顶部上构造和集成压敏膜。这不仅使得能够利用单管芯解决方案减小形状因子，而且与“紧邻于IC”的可选方案相比减小了昂贵的Si区域。此外，电容式读出在读出ASIC的灵敏度和功耗方面实现了显著的改进。

在CMOS顶部上制造电容式压力传感器的一种工艺包括：在钝化层的顶部上形成电极层，在电极之间形成腔，并且通过化学气相沉积(CVD)和/或等离子体增强化学气相沉积(PECVD)来将腔密封。由于在腔形成步骤中钨或硅化钨不被蒸气HF蚀刻，所以这种工艺可以使用钨(W)或硅化钨(WSi)作为电极材料。钨提供了处理优点和材料性质的优点。除了对蒸气HF惰性以外，钨具有低的热膨胀系数，使得钨有利于构造自由悬挂式膜。钨还使翘曲温度增加，翘曲温度在密封层的沉积期间非常重要。另外，利用钨降低了最终压敏膜的温度敏感性。然而，钨膜可能具有导致膜的失效和断裂的相对高应力的区域。

上述方法的另一缺点是难以控制对腔和膜直径的限定。当从蚀刻开口横向蚀刻牺牲层时，因为腔的尺寸取决于对下面的牺牲氧化物的横向蚀刻速率的控制，所以难以控制腔的尺寸。如以下示例所示，对横向蚀刻速率的不良控制对传感器性能具有显著的影响。(静态)压力导致膜的偏转，从而导致电容的变化。作为示例，给出圆形膜w(r，P)在弯曲刚度支配状态下作为压力P的函数的偏转行为

其中R是膜的半径，r是从边缘到实际偏转点的距离，ν是泊松比，E是杨氏模量，以及h是膜厚度。从上述关系明显的是，(因为偏转以R⁴和l/h³的比例)膜的尺寸和膜厚度的小变化对偏转轮廓并且因此对电容有较大影响。由于该特定原因，当几何属性如厚度和直径不保持在良好控制的限度内时，压力灵敏度也将有显著的扩展。氧化物蚀刻速率还取决于压力、温度和水浓度。此外，在HF蒸气暴露期间，产生水，这可以加速蚀刻工艺并导致不均匀的蚀刻轮廓和不均匀的膜直径。控制牺牲层的横向蚀刻使得能够更容易控制膜的直径。

虽然本文描述了许多实施方式，所描述的实施方式中的至少一些用于使用标准CMOS制造技术和工具在集成电路的顶部上制造电容式压力传感器。一些实施方式通过芯片上集成的EMI屏蔽来提供增大的信噪比。一些实施方式通过不使用接合线来减小寄生电容。在CMOS上集成电容式压力传感器允许在同一管芯上进行温度测量，这允许精确的温度补偿。一些实施方式由于所使用的硅衬底区域更小而降低了成本。一些实施方式允许读出电路与其他传感器模态和功能的组合。一些实施方式使操作功率和成本减小并使压力灵敏度增大。

一些实施方式允许使用边界沟槽内的钨填充锚定件来良好地限定腔尺寸，并且因此引起膜的良好受控偏转行为。一些实施方式通过去除锚定件周围和边界沟槽上方的形貌来避免应力在膜锚定件处积聚。一些实施方式允许使用厚粘合层对膜堆叠进行应力调谐。因为粘合层可以与边界沟槽的填充物脱离开，因此一些实施方式减轻了膜的破裂。由于使用钨作为膜的主要构造材料，一些实施方式提供膜的低热膨胀。一些实施方式允许高PECVD密封温度，从而导致致密的密封层具有优异的气密性和低释气性能。一些实施方式允许沉积具有优异的气密性和低释气性的压缩PECVD SiN密封层。由于CVD钨的高沉积温度以及钨与下面的衬底的低CTE不匹配，一些实施方式允许在密封处理期间抑制膜翘曲。

图1描绘了半导体器件100的悬置膜102的实施方式的剖视图。虽然使用某些部件和功能示出和描述了半导体器件100，但是半导体器件100的其他实施方式可以包括更少的部件或更多的部件以实现更少的功能或更多的功能。

所描绘的半导体器件100包括执行上文和下文更详细描述的功能的各种部件。所示的半导体器件100包括底电极104。底电极104形成在集成电路106(其细节未示出)上方。在一些实施方式中，底电极104形成在CMOS读出电路的最终钝化层的顶部上。底电极104可以是分段的并且可以包括多个圆环。虽然未示出，电容式压力传感器108的电极和膜可以电连接至集成电路106。所示的半导体器件100还包括隔离层110(也称为蚀刻停止层)，该隔离层110覆盖底电极104并且在蚀刻牺牲氧化物层期间保护底电极104。蚀刻牺牲层在底电极104上方产生腔112。腔112的侧壁由第一导电材料114形成，第一导电材料114可以沉积在边界沟槽中形成牺牲层的边界的一部分。第一导电材料114形成腔112的侧壁的至少一部分。第二导电材料形成悬置膜102并覆盖腔112，并且延伸到边界沟槽和第一导电材料114之外。第一导电材料114用作第二导电材料或悬置膜102的支撑锚定件。悬置膜102包括蚀刻开口116，可以通过蚀刻开口116蚀刻和去除牺牲层，从而产生腔112。在去除牺牲层之后，密封层118可以通过密封蚀刻开口116来将腔112密封。所示的半导体器件100还描绘了将顶电极或膜102连接至集成电路106或其他地方的连接120。

虽然未示出，半导体器件100可以包括铝接触垫，该铝接触垫可以提供所需的至器件的连接。各种过孔可以从接触垫向下延伸至底电极，并且如果需要还从底电极延伸至CMOS顶部金属层。

图2描绘了在沉积牺牲层222之后半导体器件200的实施方式的剖视图。图2以及图3A至图3I中所示的工艺和步骤描绘了形成与图1的半导体器件100类似的半导体器件的各种实施方式。虽然使用某些部件和功能以及某些步骤示出和描述半导体器件200和图3A至图3I的半导体器件300，但是其他实施方式可以包括更少的部件或步骤或者更多的部件或步骤以实现更少的功能或更多的功能。所呈现的附图并不意在传达各种部件的任何感知的厚度和/或尺寸。

所示的半导体器件200描绘了已经形成在集成电路206上方的底电极204和隔离层/蚀刻停止层210。此外，牺牲层222形成在底电极204上方。所示的半导体器件100还包括附加氧化物226，该附加氧化物226通过边界沟槽224与牺牲层222分离。所示的实施方式在牺牲层222的每一侧上包括三个边界沟槽224。在一些实施方式中，可以存在单个边界沟槽224或任何数目的边界沟槽224。在一些实施方式中，边界沟槽224可以完全围绕牺牲层222的周边延伸。在一些实施方式中，边界沟槽224围绕牺牲层222的周边不连续并且可以仅在围绕牺牲层222的周边的某些点或长度处。还应当注意，边界沟槽224允许设计腔和膜的适当形状以更好地满足特定应用的需要。边界沟槽用于精确地限定膜的悬置长度和宽度。如果边界沟槽围绕牺牲层的周边不连续，则可以以具有明确限定的悬置长度并允许制造分离的接触端子的方式构造悬置线。通过圆圈228来突出半导体器件200的一部分。图3A至图3I关注半导体器件300的该部分。

可以提供隔离层/蚀刻停止层210以防止顶电极与底电极204之间短路，以及避免蚀刻下面的钝化层。隔离层/蚀刻停止层210可以是SiN(包括富硅SiN)、SiC和/或Al2O3或它们的组合，或者用于防止短路并且避免蚀刻的另一合适材料。实施方式可以改变并利用分离的部件来实现隔离层/蚀刻停止层210的功能。在一些实施方式中，在底电极204下方形成蚀刻停止层。为了防止底电极204与顶电极之间短路，在底电极204的顶部上形成隔离层或抗短路层。在一些实施方式中，在牺牲层222的顶部上存在隔离层。在一些实施方式中，在牺牲层222上方和下方存在隔离层。可以对这些层中的一个进行图案化以设计抗粘连突起。此外，牺牲层上方存在的层可以成为顶电极或膜的支撑层以避免翘曲。

图3A描绘了与图2的半导体器件200类似的半导体器件300的实施方式的一部分的剖视图。所示的实施方式描绘了底电极304、隔离层(和/或蚀刻停止层)310、连接器320、牺牲层322和用于帮助形成边界沟槽324的附加材料326。边界沟槽324形成牺牲层322的侧壁边界的至少一部分。在一些实施方式中，边界沟槽324形成牺牲层322的整个侧壁边界。在悬置膜坍缩或以其他方式与底电极304接触的情况下，隔离层310将底电极304与顶电极或悬置膜隔离。另外，隔离层310可用作蚀刻停止层以在蚀刻牺牲层322期间保护底电极304。

图3B描绘了在沉积粘合层330之后图3A的半导体器件300的实施方式。一些实施方式不使用粘合层330，但是粘合层330可以用于许多目的，所述许多目的包括改善对下层的粘附性、避免在CVD钨沉积期间蚀刻下面的氧化物、减小导电材料上的应力以及产生与任何下面的材料的良好欧姆电接触。在一些实施方式中，粘合层330包括钛、氮化钛，或它们的组合。

图3C描绘了在牺牲层322上方保形沉积第一导电材料314并且第一导电材料314进入侧壁边界沟槽324之后图3B的半导体器件300的实施方式。第一导电材料314的保形沉积在牺牲层322上方和边界沟槽324中沉积第一层材料。材料314从牺牲层322的顶部到边界沟槽324的过渡产生位于边界沟槽324上方的过渡部332。即使是保形沉积的层也会在材料314中留下槽或接缝334。对于物理气相沉积(PVD)沉积的层，该效果将更加明显和严重。

如前所述，利用钨作为膜材料允许包括热和结构上的许多优点，并允许使用标准CMOS制造技术在集成电路上方制造电容式压力传感器。

可能认为有利的是在一个步骤中使用钨填充边界沟槽324并沉积膜。然而，该方法具有应力调谐的缺点，并且从膜完整性的角度来看该缺点更严重。一步集成方法(在一个步骤中沉积边界锚定点和膜)不是可行的制造方法。当使用钨填充的边界沟槽324作为悬置钨膜的支撑结构时会遇到该问题。

在一步集成方法期间释放膜时发生膜的应力失效。角过渡部332是膜的高局部应力的点。角过渡部332是不平坦形貌的点，并且可能形成角，可能具有圆角，或者可能以与水平成小于90°或大于90°的方式过渡。如从图3C可以看出，一旦去除牺牲层322，膜将在压力下弯曲，并且角过渡部332变成高局部应力点，导致角过渡部334处出现破裂和应力失效。局部应力可以容易地达到15000MPa，导致在释放或后续处理期间出现裂纹和致命的断裂。为了消除膜的高应力和致命的断裂，另外的步骤和工艺导致局部应力点减少。

有限元分析表明，与膜的其他部分相比，角过渡部和接缝或槽处的应力增加到十倍。因为这种高内部应力超过局部屈服强度，该应力使得膜在这些位置处破裂。通过消除这些高局部应力点，可以消除膜在释放和后续处理期间的失效。

图3D至图3I进一步描述了后续处理步骤，该后续处理步骤包括用于去除第一导电材料314的至少一部分的化学机械抛光(CMP)步骤。化学机械抛光步骤允许去除不平坦形貌，例如槽或接缝334和角过渡部332。由于边界沟槽324中的材料将由牺牲层322和材料部326保护，所以通过由CMP去除材料，仅该形貌被去除。在去除第一导电材料314的一部分之后，可以在牺牲层322和位于边界沟槽324内的第一导电材料314上方重新沉积第二导电材料。第二层材料的随后沉积使得材料能够以基本上平坦的形貌沉积而没有槽、接缝和角过渡部。随后的沉积还允许第二导电材料302被沉积到多个边界沟槽之外，这允许应力分布在不仅仅是第一边界沟槽上。

位于边界沟槽324中的第一导电材料314可以用于许多目的，所述许多目的包括用于悬置膜的锚定件，用于顶电极的电连接路径，以及作为围绕牺牲层322和随后的腔的蚀刻停止层。

图3D描绘了在去除第一导电材料314的一部分之后图3C的半导体器件300的实施方式。如图所示，从牺牲层322上方去除第一导电材料314的一部分(粘合层330的一部分也被去除)。此外，还在边界沟槽324上方去除角过渡部332。槽或接缝334的一部分仍然可能存在，但是大部分形貌现在是平坦的，并且准备好用于以基本上平坦的形貌重新沉积第二导电材料而没有可能导致失效的任何角部332。第一导电材料314用作将被沉积为膜的第二导电材料的支撑锚定件。在一些实施方式中，支撑锚定件还可以包括接缝或槽334的一部分。

在一些实施方式中，通过化学机械抛光(CMP)来实现去除第一导电材料314的一部分，这可以允许去除边界沟槽324外侧的所有导电材料。在一些实施方式中，所述去除将向下至牺牲层322水平的所有材料去除。在一些实施方式中，仅去除牺牲层322上方的材料的一部分。在一些实施方式中，仅去除角过渡部332的一部分。在一些实施方式中，在化学机械抛光(CMP)步骤期间彻底去除所有接缝334和角过渡部332。

虽然在图3D中未描绘，除了在边界沟槽324上方以外，不平坦形貌和角过渡部还可能出现在其他点处。例如，底电极304可以被图案化(如图1至图2所示)，导致牺牲层322上方的第一导电材料314的不平坦形貌。也可以在去除步骤中去除牺牲层322上方的这种不平坦形貌。在不去除这种不平坦形貌和角过渡的情况下，局部应力可能太大，导致在悬置时损坏膜。

图3E描绘了在沉积粘合层330A之后图3D的半导体器件的实施方式。可以在沉积第二导电材料之前沉积粘合层330A。粘合层330A可以是与先前粘合层330相同的材料，并且可以起到与先前粘合层330相同的许多功能。一些实施方式不包括粘合层330A。通过去除第一导电材料314的一部分并且随后沉积第二导电材料或第二层材料，粘合层330在边界沟槽324中的沉积可以与作为膜堆叠的一部分的粘合层330A的后续沉积脱离开。这允许应用厚的粘合层作为对悬置膜的应力补偿。

图3F描绘了在牺牲层322上方保形沉积第二导电材料302并且第二导电材料302延伸到第一导电材料314和边界沟槽324之外之后图3E的半导体器件300的实施方式。第二导电材料302可以是与第一导电材料314相同的材料，或者可以是不同的材料。第一层材料314用作第二层材料302的支撑点和锚定点。这减小了当仅单层材料被沉积时因为从牺牲层322上方过渡至边界沟槽324会导致高局部应力点而发生的有问题的应力。

图3G描绘了在第二导电材料302上方沉积另一粘合层330B并在牺牲层322上方产生蚀刻开口336之后图3F的半导体器件300的实施方式。粘合层330B可以是与先前的粘合层330和粘合层330A相同的材料，并且可以起到与先前的粘合层330和粘合层330A相同的许多功能。一些实施方式不包括粘合层330B。可以对粘合层330B和其他粘合层的厚度进行优化以减小膜302的应力。

图3H描绘了在去除牺牲层322并释放半导体器件300的膜302之后图3G的半导体器件300的实施方式。牺牲层322可以是氧化物，并且可以通过HF蒸气来去除牺牲层322，HF蒸气将去除牺牲氧化物层322而不侵蚀第一导电材料314。由于钨对HF蒸气是惰性的，因此第一导电材料314用作蚀刻停止层并允许精确地产生腔312。通过蚀刻牺牲层322至第一导电材料314，可以控制腔312的尺寸和形状，而不必监测横向蚀刻速率。此外，当需要控制横向蚀刻速率时，可能需要蚀刻开口336的尺寸更大，并且可能需要在膜302上具有更多的蚀刻开口336。减小蚀刻开口的数目和尺寸可以允许悬置膜结构上更可靠，并且可以降低成本以及减少在将腔312密封期间的问题。

图3I描绘了在第二导电材料302上方沉积密封层338并在腔312上方将蚀刻开口336密封之后图3H的半导体器件300的实施方式。可以通过氮化硅或氧化硅电介质膜来将蚀刻开口336和腔312密封。密封层338可以是用于部分填充或完全填充蚀刻开口336的电介质密封层。在一些实施方式中，密封层338可以是用于部分或完全填充蚀刻开口336的金属密封层。在一些实施方式中，膜302可以被完全密封，然后在选定的点再次打开以产生排气孔。密封层338可以包括二氧化硅、氮化硅或这些材料的堆叠组合。沉积方法可以包括高密度等离子体氧化物(HDP氧化物)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、化学气相沉积(CVD)和原子层沉积(ALD)。在一些实施方式中，第二导电材料314具有大于六百(600)MPa的拉伸应力。在一个示例中，钨具有1500MPa至1600MPa的典型拉伸应力。Ti/TiN膜(或粘合层)各自具有450MPa至500MPa的拉伸应力。第二电极层的总应力为1000MP至1100MPa。如果在给定150nm Ti/TiN、440nm W和170nm TiN/Ti/TiN的电极堆叠组成下第二电极材料的总应力小于600MPa，则可以估计将发生膜翘曲。这意味着如果使用纯Ti/TiN膜，则不能在升高的温度(即350℃)下进行密封步骤。

本文描述的实施方式避免了不受控制的横向蚀刻并精确地控制腔直径以及腔尺寸和腔形状。本文所描述的实施方式避免了膜的致命断裂和脱层。

虽然本文描述的许多示例和实施方式一般指圆形腔和圆形膜，但应注意，可以考虑许多不同的形状和尺寸。在一些实施方式中，采用方形和矩形膜形状。与圆形膜相比，应力围绕周边不是恒定的：例如对于方形膜，在边缘长度的边缘中部处遇到最高横向应力。因此，必须避免膜边缘处的形貌和支撑锚定件的尖角。为减小沟槽角处的应力采取的措施对于这些结构是特别有利的。此外，可以在集成电路上方制造电容式压力膜阵列。电容式压力膜阵列可以各自具有针对功能的独特尺寸和形状，并且针对温度和压力变化的环境对灵敏度进行优化。

在示例实施方式中，膜可以具有240μm的直径。顶电极可以具有750nm的材料厚度(150nm Ti/TiN，450nm W，150nm Ti/TiN)。Ti/TiN可以具有500MPa的拉伸应力，而W可以具有1600MPa的拉伸应力。SiN密封层可以具有2000nm的厚度，其中压缩应力为200MPa。间隙高度可以是650nm，并且富Si的SiN隔离层可以是200nm。该示例实施方式中的每个尺寸可以以合理的百分比变化。

本文所描述的导电材料、电极和粘合层的各种沉积可以通过包括化学气相沉积在内的不同方法来实现。

在上面的描述中，提供了各种实施方式的具体细节。然而，一些实施方式可以以比所有这些具体细节少的细节来实践。在其他情况下，为了简洁和清楚起见，对某些方法、过程、部件、结构和/或功能的描述细节仅到可以实现本发明的各种实施方式的程度。

虽然已经描述和示出了本发明的具体实施方式，但是本发明不限于如此描述和示出的部件的具体形式或布置。本发明的范围由所附的权利要求及其等同方案来限定。

Claims (20)

1.一种用于形成悬置膜的方法，所述方法包括：

在牺牲层上方和边界沟槽内沉积第一导电材料，其中，所述第一导电材料在所述边界沟槽上方形成角过渡部；

去除所述第一导电材料的一部分，其中，所述去除将所述第一导电材料的不平坦形貌的至少一部分去除；

沉积第二导电材料，所述第二导电材料延伸到所述边界沟槽之外；

通过蚀刻开口去除所述牺牲层并且在所述第二导电材料下方形成腔，其中，所述第一导电材料限定所述腔的侧壁边界的一部分。

2.根据权利要求1所述的方法，其中，所述悬置膜形成为电容式压力传感器的一部分。

3.根据权利要求1或2所述的方法，其中，在集成电路的顶部形成所述悬置膜。

4.根据权利要求1至3中的一项所述的方法，其中，所述方法还包括：

在形成所述悬置膜之前形成底电极，其中所述底电极在所述悬置膜的下方，其中所述悬置膜形成第二电极；以及

在所述底电极上方形成隔离层，其中所述隔离层包括氮化硅。

5.根据权利要求1至4中的一项所述的方法，其中，去除所述第一导电材料的一部分去除所述边界沟槽上方的所述角过渡部。

6.根据权利要求1至5中的一项所述的方法，其中，去除所述第一导电材料的一部分去除所述牺牲层上方和所述边界沟槽上方的不平坦形貌。

7.根据权利要求1至6中的一项所述的方法，其中，所述方法还包括在沉积所述第二导电材料之前沉积粘合层，其中所述粘合层包括钛或氮化钛中的一个。

8.根据权利要求1至7中的一项所述的方法，其中，所述方法还包括在所述第二导电材料的顶部上沉积粘合层，其中所述粘合层包括钛或氮化钛中的一个。

9.根据权利要求1至8中的一项所述的方法，所述方法还包括在所述悬置膜下方形成底电极，其中所述底电极形成在集成电路的钝化层的顶部上。

10.根据权利要求1至9中的一项所述的方法，其中，所述第二导电材料包括钨，其中通过化学气相沉积来沉积所述第二导电材料。

11.根据权利要求1至10中的一项所述的方法，其中，所述第二导电材料具有大于600MPa的拉伸应力。

12.根据权利要求1至11中的一项所述的方法，其中，所述悬置膜形成为电容式压力传感器的一部分，其中在集成电路的顶部上形成所述电容式压力传感器，并且其中所述方法还包括：

在所述悬置膜下方形成底电极；

在所述底电极上方形成隔离层，其中蚀刻停止层包括氮化硅；

在沉积所述第二导电材料之前沉积第一粘合层，其中所述第一粘合层包括钛或氮化钛中的一个，并且其中所述第二导电材料包括钨；

在所述第二导电材料上方沉积第二粘合层，其中所述第二粘合层包括钛或氮化钛中的一个；以及

形成密封层以密封所述蚀刻开口，其中，所述密封层包括氮化硅或氧化硅。

13.根据权利要求1至12中的一项所述的方法，其中，所述边界沟槽限定所述牺牲层的侧边界，并且其中沉积在所述边界沟槽内的所述第一导电材料限定所述腔的侧壁边界。

14.根据权利要求1至12中的一项所述的方法，其中，所述第二导电材料是所述牺牲层上基本上连续的层并且延伸到所述边界沟槽内的所述第一导电材料之外。

15.一种半导体器件，包括：

悬置在底电极上方的顶电极，

使所述底电极与所述顶电极分离的腔，其中所述顶电极包括：

第一导电材料，所述第一导电材料形成所述腔的侧壁边界的一部分；以及

所述腔上方的第二导电材料，其中所述第二导电材料延伸到所述第一导电材料之外，其中所述第一导电材料的一部分用作所述第二导电材料的支撑锚定件，其中所述第二导电材料包括在所述腔和所述支撑锚定件上基本上平坦的形貌。

16.根据权利要求15所述的半导体器件，其中，所述顶电极形成电容式压力传感器的一部分。

17.根据权利要求15或16所述的半导体器件，其中，所述顶电极形成电容式压力传感器的一部分，并且其中所述半导体器件还包括集成电路，其中，所述电容式压力传感器形成在所述集成电路的顶部上。

18.根据权利要求15至17中的一项所述的半导体器件，其中，所述第二导电材料包括钨。

19.根据权利要求15至18中的一项所述的半导体器件，其中，所述顶电极形成电容式压力传感器的一部分，其中所述第二导电材料包括钨，并且其中所述电容式压力传感器还包括：

覆盖所述底电极的隔离层，其中所述隔离层包括氮化硅；

所述第二导电材料下方的第一粘合层，其中所述第一粘合层包括钛或氮化钛；

所述第二导电材料上方的第二粘合层，其中所述第二粘合层包括钛或氮化钛；以及

覆盖所述第二导电材料的密封层，其中所述密封层包括氮化硅或氧化硅。

20.根据权利要求15至19中的一项所述的半导体器件，其中，所述第一导电材料形成所述腔的整个侧壁边界。