JP5914010B2 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

Info

Publication number
JP5914010B2
JP5914010B2 JP2012016091A JP2012016091A JP5914010B2 JP 5914010 B2 JP5914010 B2 JP 5914010B2 JP 2012016091 A JP2012016091 A JP 2012016091A JP 2012016091 A JP2012016091 A JP 2012016091A JP 5914010 B2 JP5914010 B2 JP 5914010B2
Authority
JP
Japan
Prior art keywords
wafer
film
integrated circuit
mems element
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012016091A
Other languages
English (en)
Other versions
JP2013154427A (ja
Inventor
耕一 新井
耕一 新井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012016091A priority Critical patent/JP5914010B2/ja
Priority to US13/750,615 priority patent/US8835207B2/en
Publication of JP2013154427A publication Critical patent/JP2013154427A/ja
Priority to US14/452,756 priority patent/US9199836B2/en
Application granted granted Critical
Publication of JP5914010B2 publication Critical patent/JP5914010B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00865—Multistep processes for the separation of wafers into individual elements
    • B81C1/00896—Temporary protection during separation into individual elements
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B3/00—Devices comprising flexible or deformable elements, e.g. comprising elastic tongues or membranes
    • B81B3/0064—Constitution or structural means for improving or controlling the physical properties of a device
    • B81B3/0067—Mechanical properties
    • B81B3/0072—For controlling internal stress or strain in moving or flexible elements, e.g. stress compensating layers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B3/00—Devices comprising flexible or deformable elements, e.g. comprising elastic tongues or membranes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C3/00—Assembling of devices or systems from individually processed components
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
    • G01L19/00—Details of, or accessories for, apparatus for measuring steady or quasi-steady pressure of a fluent medium insofar as such details or accessories are not special to particular types of pressure gauges
    • G01L19/06—Means for preventing overload or deleterious influence of the measured medium on the measuring device or vice versa
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
    • G01L9/00—Measuring steady of quasi-steady pressure of fluid or fluent solid material by electric or magnetic pressure-sensitive elements; Transmitting or indicating the displacement of mechanical pressure-sensitive elements, used to measure the steady or quasi-steady pressure of a fluid or fluent solid material, by electric or magnetic means
    • G01L9/0041—Transmitting or indicating the displacement of flexible diaphragms
    • G01L9/0042—Constructional details associated with semiconductive diaphragm sensors, e.g. etching, or constructional details of non-semiconductive diaphragms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/84—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of applied mechanical force, e.g. of pressure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0264—Pressure sensors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/01—Suspended structures, i.e. structures allowing a movement
    • B81B2203/0127—Diaphragms, i.e. structures separating two media that can control the passage from one medium to another; Membranes, i.e. diaphragms with filtering function
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/05—Temporary protection of devices or parts of the devices during manufacturing
    • B81C2201/056—Releasing structures at the end of the manufacturing process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Description

本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）構造体保護技術に適用して有効な技術に関する。
日本特開２００６−１２６１８２号公報（特許文献１）または、これに対応する米国特許第７４５１６５６号公報（特許文献２）には、圧力センサ等のＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）構造体を有する半導体集積回路装置の製造プロセスにおいて、微細回路形成後、配線層の上層の２層で圧力センサを構成する技術が開示されている。
日本特開２００７−２０３４２０号公報（特許文献３）または、これに対応する米国特許第７６７０８６１号公報（特許文献４）には、ＭＥＭＳ構造体を有する半導体集積回路装置の製造プロセスにおいて、ＭＥＭＳ構造体を低温生成可能な材料で構成する技術が開示されている。そこにおいて、ＭＥＭＳ構造体の応力除去アニールは、他の微細集積回路素子に悪影響を与えない程度の低温で実施することが提案されている。
Ｒａｏ Ｒ．Ｔｕｍｍａｌａ，”Ｆｕｎｄａｍｅｎｔａｌｓ ｏｆ Ｍｉｃｒｏｓｙｓｔｅｍｓ Ｐａｃｋａｇｉｎｇ”，ＭｃＧＲＡＷ−ＨＩＬＬ，２００１，ｐｐ．５５８−５５９（非特許文献１）には、ＭＥＭＳ構造体を有する半導体集積回路装置の製造プロセスに関する説明が示されている。そこに於いて、ウエハダイシング（Ｗａｆｅｒ Ｄｉｃｉｎｇ）によるＭＥＭＳ素子への悪影響を回避するプロセス戦略として、ダイシング前にＭＥＭＳ素子をリリース、すなわち、可動状態にするアプローチと、ダイシング後にＭＥＭＳ素子をリリースするアプローチが示されている。
Ｒａｏ Ｒ．Ｔｕｍｍａｌａ ＆ Ｍａｄｈａｖａｎ Ｓｗａｍｉｎａｔｈａｎ，”Ｉｎｔｒｏｄｕｃｔｉｏｎｔｏ Ｓｙｓｔｅｍ−ｏｎ−Ｐａｃｋａｇｅ（ＳＯＰ）”，ＭｃＧＲＡＷ−ＨＩＬＬ，２００８，ｐｐ．４９５−５３２（非特許文献２）には、ＷＬＰ（Ｗａｆｅｒ−ｌｅｖｅｌ Ｐａｃｋａｇｉｎｇ）方式の方が、ＣＳＰ（Ｃｈｉｐ−ｓｃａｌｅ Ｐａｃｋａｇｉｎｇ）方式と比べて、コストおよび生産効率の面で有利であることが示されている。
特開２００６−１２６１８２号公報 米国特許第７４５１６５６号公報 特開２００７−２０３４２０号公報 米国特許第７６７０８６１号公報
Ｒａｏ Ｒ．Ｔｕｍｍａｌａ，"Ｆｕｎｄａｍｅｎｔａｌｓ ｏｆ Ｍｉｃｒｏｓｙｓｔｅｍｓ Ｐａｃｋａｇｉｎｇ"，ＭｃＧＲＡＷ−ＨＩＬＬ，２００１，ｐｐ５５８−５５９． Ｒａｏ Ｒ．Ｔｕｍｍａｌａ ＆ Ｍａｄｈａｖａｎ Ｓｗａｍｉｎａｔｈａｎ，"Ｉｎｔｒｏｄｕｃｔｉｏｎｔｏ Ｓｙｓｔｅｍ−ｏｎ−Ｐａｃｋａｇｅ（ＳＯＰ）"，ＭｃＧＲＡＷ−ＨＩＬＬ，２００８，ｐｐ４９５−５３２．
たとえば、気圧センサ等のＭＥＭＳ素子をＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等の集積回路チップの一部として集積したＭＥＭＳ素子組み込み型半導体集積回路装置に対するニーズが高まっている。これに関して、チップに分割した後に、ＭＥＭＳ素子に関する加工処理を実行するのでは、大幅なコストアップを招く恐れがある。従って、このような不利益を避けるためには、通常のウエハプロセスに加えて、ＷＬＰプロセスを組み合わせることが有効であると考えられている。
しかし、ＭＥＭＳ素子は、一般に、通常の半導体集積回路製造プロセスにおいて、使用されるダイシング、バックグラインディング（ＢＧ）、メッキ処理等の強い振動、強力な光線、薬液等に曝される処理により、特性が劣化する虞がある。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一つの発明は、単一半導体チップ上にＭＥＭＳ素子を集積した半導体集積回路装置の製造方法に於いて、再配線形成前に、ＭＥＭＳ素子の可動部を固定し、ダイシング処理の後に、ウエハプロセスとしてのエチング処理により、前記ＭＥＭＳ素子の可動部の固定を解くものである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、単一半導体チップ上にＭＥＭＳ素子を集積した半導体集積回路装置の製造方法に於いて、再配線形成前に、ＭＥＭＳ素子の可動部を固定し、ダイシング処理の後に、ウエハプロセスとしてのエチング処理により、前記ＭＥＭＳ素子の可動部の固定を解くことにより、再配線プロセスやダイシングプロセス中におけるＭＥＭＳ素子へのダメージを低減することができる。
本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイス等の一例であるＣＭＯＳ−ＬＳＩチップの上面全体図である。 図１のＸ−Ｘ’断面の簡略化したチップ模式断面図である。 図１のＭＥＭＳ素子領域９および隣接するチップ周辺領域４の拡大上面図である。 図３のＡ−Ｘ’断面に対応するチップ模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するためのプロセスブロックフロー図である。 図５のダイシング工程よりも前のウエハプロセスにおけるウエハのデバイス面の状況を示すウエハの上面全体図である。 製造工程途中における図４に対応する部分のデバイス模式断面図（ダイヤフラム金属膜のアパチャ開口工程）である。 製造工程途中における図４に対応する部分のデバイス模式断面図（ダイヤフラムカバーの通気孔開口工程）である。 製造工程途中における図４に対応する部分のデバイス模式断面図（１次犠牲絶縁膜除去工程）である。 製造工程途中における図４に対応する部分のデバイス模式断面図（１次埋め戻し工程）である。 製造工程途中における図４に対応する部分のデバイス模式断面図（２次埋め戻し工程）である。 製造工程途中における図４に対応する部分のデバイス模式断面図（再配線層有機系層間絶縁膜加工工程）である。 製造工程途中における図４に対応する部分のデバイス模式断面図（再配線形成用レジスト膜加工工程）である。 製造工程途中における図４に対応する部分のデバイス模式断面図（再配線形成工程）である。 製造工程途中における図４に対応する部分のデバイス模式断面図（バンプ形成工程）である。 製造工程途中における図４に対応する部分のデバイス模式断面図（２次犠牲絶縁膜除去工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造における犠牲酸化シリコン膜（犠牲絶縁膜または犠牲膜）の除去プロセスの詳細を説明すれためのウエハ＆ダイシングフレーム複合体の上面全体図である。 図１７のＢ−Ｂ’断面に対応するウエハ＆ダイシングフレーム複合体の断面図である。 犠牲絶縁膜除去工程に使用する気相エッチング装置の処理チャンバ等の模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスに対する変形例を説明するための図１５に対応するデバイス模式断面図（バンプ形成工程）である。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）第１の主面および第２の主面を有する半導体ウエハの前記第１の主面上に、配線層およびＭＥＭＳ素子を形成する工程；
（ｂ）前記ＭＥＭＳ素子の可動部分を固定する工程；
（ｃ）前記（ｂ）工程の後、前記ＭＥＭＳ素子の前記可動部分が固定された状態で、前記半導体ウエハの前記第１の主面上の前記配線層上に、再配線層を形成する工程；
（ｄ）前記（ｃ）工程の後、前記ＭＥＭＳ素子の前記可動部分が固定された状態で、前記半導体ウエハに対して、ダイシングを実行する工程；
（ｅ）前記（ｄ）工程の後、前記半導体ウエハの前記第１の主面側に対して、エッチング処理を実行することより、前記ＭＥＭＳ素子の前記可動部分の前記固定を解く工程。
２．請求項１の半導体集積回路装置の製造方法において、前記（ｄ）工程は、前記半導体ウエハの前記第２の主面をダイシングテープに貼り付けた状態で、実行される。
３．請求項２の半導体集積回路装置の製造方法において、前記（ｅ）工程は、前記半導体ウエハの前記第２の主面をダイシングテープに貼り付けた状態で、実行される。
４．請求項１から３のいずれか一つの半導体集積回路装置の製造方法において、前記ＭＥＭＳ素子は、気圧センサでる。
５．請求項１から４のいずれか一つの半導体集積回路装置の製造方法において、前記ＭＥＭＳ素子は、前記工程（ｄ）において以下を有する：
（ｘ１）前記半導体ウエハの前記第１の主面上に設けられた下部電極；
（ｘ２）前記下部電極上に設けられたキャビティ；
（ｘ３）前記半導体ウエハの前記第１の主面上において、前記キャビティを覆うように設けられたダイヤフラム型上部電極；
（ｘ４）前記ダイヤフラム型上部電極を外界から隔離するダイヤフラムカバー。
６．請求項５の半導体集積回路装置の製造方法において、前記工程（ｂ）は、保護膜によって前記ダイヤフラムカバーに明けられた通気孔を塞ぐことによって実行される。
７．請求項５または６の半導体集積回路装置の製造方法において、前記工程（ｅ）は、前記ダイヤフラムカバーに明けられた通気孔を開放することによって実行される。
８．請求項７の半導体集積回路装置の製造方法において、前記工程（ｅ）における前記ダイヤフラムカバーに明けられた前記通気孔の前記開放は、前記半導体ウエハの前記第２の主面を前記ダイシングテープに貼り付けた状態で、前記半導体ウエハの前記第１の主面に対して、前記保護膜のエッチング処理によって実行される。
９．請求項１から８のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｆ）前記工程（ｂ）の後であって、前記工程（ｃ）の前に、前記半導体ウエハの前記第２の主面側に対して、グラインディング処理を実行する工程。
１０．請求項１から８のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｇ）前記工程（ｃ）の後であって、前記工程（ｅ）の前に、前記半導体ウエハの前記第２の主面側に対して、グラインディング処理を実行する工程。
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ−Ｓｔｏｐ Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．本願に於いて、「ＭＥＭＳ素子」とは、可動部を有する微細素子であって、集積回路製造工程と同様のプロセスによって形成される電気−機械複合素子である。例としては、気圧センサ、圧力センサ、加速度センサ、ジャイロ、応力センサ等の各種センサの外、アクチュエータ、トランスデューサ等がある。
ＭＥＭＳ素子に関して「可動部」とは、当該ＭＥＭＳ素子の機能に関連して、移動、振動、変形、または回転等の運動をする部分を言う。
同様に、ＭＥＭＳ素子に関して「キャビティ」とは、意図的に形成した空洞であって、可動部の運動を可能とすることに寄与する構造である。
更に、ＭＥＭＳ素子に関して「ダイヤフラム」とは、可動部の一種であって、薄膜状の隔壁を構成するものである。また、「ダイヤフラムカバー」とは、ダイヤフラムと外界の間を区分する覆いであって、通常、気圧センサ、圧力センサ等は外界と通じる通気孔等を有する。
更に、可動部について「固定」とは、外部からの擾乱により、可動部が実質的に運動しないようにすることを言う。従って、可動部自体を直接固定することのほか、可動部に対して駆動力が働かないようにするために、その他の部分を固定することを含む。
これに対して、可動部について「固定の解除（Ｒｅｌｅａｓｅ）」とは、可動部等を固定していた束縛を解除することを言う。
７．本願に於いて、「配線層」とは、プリメタル層の上に形成されたアルミニウム通常配線、タングステン埋め込み配線または銅埋め込み配線（アルミニウム系、タングステン系、銅系等の最上層パッド層等を含む）等の通常配線層（一般に多層の配線層からなる）であり、一般に、そのプロセスはＢＥＯＬ工程に対応する。一方、「再配線層」は、配線層（通常配線層）の最上層の上方に形成された銅系配線を有する配線層であって、配線層の最上層配線等と再配線層上の電極パッド等の間を接続するものである。
８．本願に於いて、半導体製造工程をウエハ状態で処理する「ウエハ工程」と、個別チップ状態で処理する「チップ工程」に２分する。ここで、ダイボンド工程は、その過程で個々のチップに分かれて処理されるので、チップ工程に属する。すなわち、ダイボンド工程以降は、チップ工程である。一方、ダイシング工程（ダイシング先行ＢＧ工程に於いては、ＢＧ工程）は、ダイシング（例えば、フルカット方式）が完了した段階においても、切り離す前のウエハとほぼ同一の位置関係（エクスパンドされていても同じ）で、ウエハと同様に扱えるので、プロセシングの観点から、ウエハ工程に属する。従って、ウエハの投入からダイシング工程（ダイシング先行ＢＧ工程に於いては、ＢＧ工程）までは、ウエハ工程である。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
１．本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイス等の一例の説明（主に図１から図４）
以下の例では、一般集積回路領域８とＭＥＭＳ素子領域９が平面的に完全に分離しているが、ＭＥＭＳ素子領域９を一般集積回路領域８にオーバラップするように形成してもよいことはいうまでもない。分離しているときは、相互の影響を小さくできる。一方、オーバラップするように形成すると、チップ面積を節約することができる。なお、図１では、煩雑さを避けるために、パッドやバンプ電極は、チップ周辺領域４のみに形成されている例を示すが、実際には、チップ内部領域７にも形成されていることが多い。
図１は本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイス等の一例であるＣＭＯＳ−ＬＳＩチップの上面全体図である。図２は図１のＸ−Ｘ’断面の簡略化したチップ模式断面図である。図３は図１のＭＥＭＳ素子領域９および隣接するチップ周辺領域４の拡大上面図である。図４は図３のＡ−Ｘ’断面に対応するチップ模式断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイス等の一例を説明する。
図１に示すように、たとえばシリコン系半導体チップ２のデバイス面１ａ（第１の主面）上は、たとえばチップ周辺領域４とチップ内部領域７に分かれている。チップ周辺領域４には、たとえば多数のバンプ下電極パッド５すなわちアンダバンプメタル（ＵＢＭ：Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）および半田バンプ等のバンプ電極６が設けられている。バンプ電極６としては、半田バンプのほか、金バンプでもよい。また、半田バンプとしては、たとえば鉛フリー半田バンプを好適なものとして例示することができる。
チップ内部領域７は、たとえば、ＣＭＯＳ集積回路等が配置された一般集積回路領域８および、気圧センサ等のＭＥＭＳ素子（ＭＥＭＳ構造体）が配置されたＭＥＭＳ素子領域９を有する。
次に、図１のＸ−Ｘ’断面を簡略化して図２に示す。図２に示すように、単結晶シリコン基板１ｓ（ウエハまたはチップの基板部）は、たとえば、Ｐ型単結晶シリコン基板であり、そのデバイス面１ａ側（裏面１ｂの反対側）には、ＭＩＳＦＥＴ（Ｑ）のゲート構造を収容するプリメタル（Ｐｒｅｍｅｔａｌ）層ＰＭが形成されている。
プリメタル層ＰＭ上には、たとえば、主に銅系埋め込み配線等から構成された配線層ＣＷ（通常配線層）が形成されている。更にその上には、再配線層ＲＷが設けられている。この再配線層ＲＷの最上層には、バンプ下電極パッド５が設けられており、その上には、バンプ電極６が設けられている。
配線層ＣＷの一部の層間絶縁膜（ＩＬＤ：Ｉｎｔｅｒｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃ）は、たとえば、多孔性Ｌｏｗ−ｋ絶縁膜（たとえば、多孔性ＳｉＯＣ膜）で構成されている。配線層ＣＷの最上層配線は、電極パッドＢＰに対応しており（一部を配線としてもよい）、たとえば、アルミニウム系メタル層等（非埋め込み配線）から構成されている。なお、この最上層配線（パッド層）を銅系埋め込み配線等で形成しても良い。また、このパッド層をパッド形成層としてではなく、単なる配線層ＣＷの最上層配線層として使用してもよい。電極パッドＢＰよりも下層の配線ＭＬは、通常、銅系埋め込み配線等から構成されている。なお、電極パッドＢＰよりも下層の配線ＭＬをアルミニウム系メタル膜による非埋め込み配線とすることもできる。また、電極パッドＢＰよりも下層の配線ＭＬは、一般集積回路領域８内だけでなく、ＭＥＭＳ素子領域９およびチップ周辺領域４に形成しても良い。
たとえば、一般集積回路領域８（他の領域でも良い）の電極パッドＢＰは、再配線メタル膜２０を介して、バンプ下電極パッド５に接続されている。この点は、チップ周辺領域４のバンプ下電極パッド５に関しても全く同様である（ただし、この断面では見えない）。
ＭＥＭＳ素子領域９に於いては、配線層ＣＷの最上層配線層である電極パッドＢＰと同一層のアルミニウム系メタル膜がＭＥＭＳ素子ＭＤ（気圧センサ）の下部電極ＬＥとして使用されている。
次に、図１のＭＥＭＳ素子領域等切り出し領域Ｒ１の拡大上面図を図３に示し（図示の都合上、説明に関係のない部分または方向を縮小している）、そのＡ−Ｘ’断面を模式的に図４に示す。図３および図４に示すように、チップ２の基板部１ｓのデバイス面１ａ側には、配線層等を含む基板上絶縁膜１４（主に酸化シリコン系絶縁膜）が形成されており、この上には、ＭＥＭＳ素子ＭＤ（容量型気圧センサ）の下部電極ＬＥが設けられている。
基板上絶縁膜１４上には、配線最上層絶縁膜１５（主に酸化シリコン系絶縁膜）が形成されており、その中に、ＭＥＭＳ素子ＭＤのキャビティＣＶが設けられている。配線最上層絶縁膜１５上には、ＭＥＭＳ素子ＭＤのダイヤフラム型上部電極ＤＰ（気圧計測用ダイアフラム）等として作用するダイヤフラム金属膜１９（たとえば、タングステン膜）が形成されており、そのキャビティＣＶ上の部分には、アパチャ１９ｈが設けられている。なお、このアパチャ１９ｈの形状と配列は、図３に示した通気孔１１ｈとほぼ同じである。ただし、この例では、プロセスの都合上、そのサイズは異なり、アパチャ１９ｈの径≦通気孔１１ｈの径の関係がある。
キャビティＣＶの両端近傍のダイヤフラム金属膜１９上にあるのは、後に説明する犠牲酸化シリコン膜２５であり、その上層をほぼカバーしているのは、ＭＥＭＳ素子ＭＤのダイヤフラムカバー１１として作用する内側プラズマ窒化シリコン膜２２である。内側プラズマ窒化シリコン膜２２のキャビティＣＶ上の部分には、通気孔１１ｈが設けられている。
内側プラズマ窒化シリコン膜２２の表面等および、露出しているダイヤフラム金属膜１９（アパチャ１９ｈ内を含む）の両側を覆っているのは、下層埋め戻し酸化シリコン膜２１であり、ダイヤフラム金属膜１９のアパチャ１９ｈを埋め込むとともに、機械的補強を与えている。この内側プラズマ窒化シリコン膜２２は、キャビティＣＶ下面の下部電極ＬＥの上面も被覆している。
更に、内側プラズマ窒化シリコン膜２２は、下層埋め戻し酸化シリコン膜２１の上面と、その他の露出している部分を被覆することによって、ダイヤフラムカバー１１に強度を付与している。
内側プラズマ窒化シリコン膜２２の上面と、その他の露出している部分は、外側プラズマ窒化シリコン膜２４によって被覆されている。これは、耐湿性を強化するためである。この外側プラズマ窒化シリコン膜２４は、ダイヤフラム型上部電極ＤＰを構成する下層埋め戻し酸化シリコン膜２１の上面にも形成されており、キャビティＣＶの機密性にも寄与している。
外側プラズマ窒化シリコン膜２４上には、キャビティＣＶの上方（すなわちＭＥＭＳ素子上開口部）を除き、上層埋め戻し酸化シリコン膜２３が形成されており、その上には、再配線層有機系層間絶縁膜１８（たとえば、ポリイミド系塗布絶縁膜等の有機系絶縁膜）が形成されている。これは、再配線層の層間絶縁膜等として作用する。
再配線層有機系層間絶縁膜１８上には、再配線メタル膜２０が形成されており、この再配線メタル膜２０は、たとえば、下層の再配線下地メタル膜１６（たとえば下層のクロム膜および上層の銅シード膜等）および上層の再配線主メタル膜（たとえば下層の銅膜および上層のニッケル膜等）等から構成されている。
再配線メタル膜２０上には、バンプ下電極パッド５が形成されており、その上には、バンプ電極６が設けられている。更に、ＭＥＭＳ素子上開口部およびバンプ下電極パッド５以外の主要な表面部分は、有機系ファイナルパッシベーション膜１２（たとえば、ポリイミド系塗布絶縁膜等の有機系絶縁膜）によって被覆されている。
２．本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスの説明（主に図５、図６および図７から図１６）
ここでは、配線層の最上層のアルミニウム系パッド層をＭＥＭＳ素子（具体的には、気圧センサ）の下部電極とする例を説明する。しかし、下部電極の材料としては、ゲート電極等のポリシリコン系ゲート電極材料、メタルゲート電極、タングステン配線膜、銅配線膜、その他の導電膜を使用することができる。ただし、配線層の最上層のアルミニウム系パッド層を利用することで、工程の簡素化が可能となる。
図５は本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するためのプロセスブロックフロー図である。図６は図５のダイシング工程よりも前のウエハプロセスにおけるウエハのデバイス面の状況を示すウエハの上面全体図である。図７は製造工程途中における図４に対応する部分のデバイス模式断面図（ダイヤフラム金属膜のアパチャ開口工程）である。図８は製造工程途中における図４に対応する部分のデバイス模式断面図（ダイヤフラムカバーの通気孔開口工程）である。図９は製造工程途中における図４に対応する部分のデバイス模式断面図（１次犠牲絶縁膜除去工程）である。図１０は製造工程途中における図４に対応する部分のデバイス模式断面図（１次埋め戻し工程）である。図１１は製造工程途中における図４に対応する部分のデバイス模式断面図（２次埋め戻し工程）である。図１２は製造工程途中における図４に対応する部分のデバイス模式断面図（再配線層有機系層間絶縁膜加工工程）である。図１３は製造工程途中における図４に対応する部分のデバイス模式断面図（再配線形成用レジスト膜加工工程）である。図１４は製造工程途中における図４に対応する部分のデバイス模式断面図（再配線形成工程）である。図１５は製造工程途中における図４に対応する部分のデバイス模式断面図（バンプ形成工程）である。図１６は製造工程途中における図４に対応する部分のデバイス模式断面図（２次犠牲絶縁膜除去工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明する。
先ず、図５に示すように、ウエハ工程１００にウエハを投入する。ウエハとしては、たとえば、３００ファイのＰ型単結晶シリコンウエハを例示することができる（ウエハの厚さは、任意であるが、好適な範囲としては、たとえば、５００から１０００マイクロメートル程度である）。なお、ウエハのサイズは、２００ファイでも４５０ファイでも、その他のサイズでも良い。ＦＥＯＬ工程１０１の処理が進行すると、図６に示すように、ウエハ１のデバイス面１ａ上には、多数のマトリクス状に配置された半導体チップまたはチップ領域２が形成される。なお、この例は、ノッチ３を有するウエハ１であるが、その他の結晶方位表示部（たとえば、オリエンテーションフラット）を有するウエハ１でもよい。
次に、図７に示すように、ＦＥＯＬ工程１０１およびＢＥＯＬ工程１０２（配線工程１１２を含む）を進めることによって、ウエハ１の基板部１ｓのデバイス面１ａ側に、配線層等を含む基板上絶縁膜１４を形成する。次に、配線層ＣＷの最上層配線と同層のメタル膜、この例では、アルミニウム系メタル膜（たとえば、下層からＴｉ/ＴｉＮ/Ａｌ/ＴｉＮ等の積層膜）を通常のリソグラフィによって加工することによって、ＭＥＭＳ素子ＭＤの下部電極ＬＥを形成する。次に、基板上絶縁膜１４および下部電極ＬＥ上に、たとえばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、配線最上層絶縁膜１５（例えば、プラズマＴＥＯＳ酸化シリコン系絶縁膜）を形成する。次に、配線最上層絶縁膜１５上に、たとえば、スパッタリング成膜により、タングステン膜（たとえば、厚さ３００ｎｍ程度）等からなるダイヤフラム金属膜１９を形成する。その後、ダイヤフラム金属膜１９を通常のリソグラフィにより、パターニングすることにより、ダイヤフラム型上部電極ＤＰのアパチャ１９ｈを開口する。アパチャ１９ｈの直径としては、たとえば、０．５マイクロメートル程度を好適なものとして例示することができる。
次に、図８に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえばプラズマＣＶＤにより、犠牲酸化シリコン膜２５（例えば、厚さ１０００ｎｍ程度のプラズマＴＥＯＳ酸化シリコン系絶縁膜）を成膜し、たとえば通常のリソグラフィにより、不要部分を除去する。次に、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえばプラズマＣＶＤにより、内側プラズマ窒化シリコン膜２２を成膜する。その後、たとえば通常のリソグラフィにより、パターニングすることにより、不要部分を除去するとともに、ダイヤフラムカバー１１に通気孔１１ｈを開口する。通気孔１１ｈの直径としては、たとえば、１．５マイクロメートルから２．０マイクロメートル程度を好適なものとして例示することができる。
次に、図９に示すように、通気孔１１ｈおよびアパチャ１９ｈを介して、気相エッチ（たとえば、後述するＨＦ系気相エッチ）等を実行することによって、下部電極ＬＥの上方の配線最上層絶縁膜１５および犠牲酸化シリコン膜２５をエッチングすることによって、キャビティＣＶおよびキャビティ前室ＡＣ等を形成する。
次に、図１０に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえばプラズマＣＶＤにより、下層埋め戻し酸化シリコン膜２１（例えば、厚さ３５０ｎｍ程度のプラズマＴＥＯＳ酸化シリコン系絶縁膜）を成膜することにより、それぞれ露出した下部電極ＬＥの上面、ダイヤフラム金属膜１９および内側プラズマ窒化シリコン膜２２等を被覆するとともに、アパチャ１９ｈを閉鎖する。次に、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえばプラズマＣＶＤにより、外側プラズマ窒化シリコン膜２４（たとえば、厚さ１００ｎｍ程度）を成膜することにより、露出した下層埋め戻し酸化シリコン膜２１の表面を被覆する。
次に、図１１に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえばプラズマＣＶＤにより、上層埋め戻し酸化シリコン膜２３（例えば、厚さ５００ｎｍ程度のプラズマＴＥＯＳ酸化シリコン系絶縁膜）を成膜することにより、通気孔１１ｈを閉鎖する。このことによって、ダイヤフラム型上部電極ＤＰの上下の気圧の差は一定となるので、ダイヤフラム型上部電極ＤＰは実質的に運動しないことになり、ＭＥＭＳ素子ＭＤの可動部（ダイヤフラム型上部電極ＤＰ）は、固定されたこととなる（図５の可動部固定工程１０３）。その後、ウエハ１のデバイス面１ａ側をＢＧテープ等により保護した状態で、ウエハ１の裏面１ｂに対して、たとえばバックグラインディング処理を実行することにより（たとえば、ＢＧで除去する範囲２６の部分を除去する）、ウエハの厚さをたとえば、１０から２００マイクロメートル程度（これ以外の厚さでも良い）とする（図５のＢＧ工程１０４ａ）。なお、ウエハ１の厚さを１００マイクロメートル以下にする場合には、以降のプロセスは、ウエハ１の裏面１ｂにガラス板等のサポート部材を貼り付けて処理することが望ましい。
次に、図５のＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｉｎｇ）工程１０５を説明する。図１２に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば感光性ポリイミド膜（たとえば、厚さ５マイクロメートル程度）を塗布し、通常のリソグラフィにより、パターニングすることで、キャビティＣＶの上方の部分を除去し、再配線層有機系層間絶縁膜１８を形成する。
次に、図１３に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえばスパッタリング成膜により、順次、クロム膜（たとえば、厚さ１００ｎｍ程度）および銅膜（たとえば、厚さ１００ｎｍ程度）を成膜することにより、再配線下地メタル膜１６を形成する。次に、その上に、再配線形成用レジスト膜２７を通常のリソグラフィにより、形成する。
次に、図１４に示すように、たとえば電気メッキ（下から順に、たとえば３マイクロメートル程度の厚さの銅メッキおよび、たとえば２マイクロメートル程度の厚さのニッケルメッキ）により、選択的に、再配線下地メタル膜１６上に、再配線主メタル膜１７を形成する。その後、再配線形成用レジスト膜２７をたとえばアッシング等により全面除去し、再配線主メタル膜１７をマスクとして、自己整合的に、不要な部分の再配線下地メタル膜１６をエッチング除去する。
次に、図１５に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば感光性ポリイミド膜を塗布し（たとえば２マイクロメートル程度の厚さ）、通常のリソグラフィにより、パターニングすることで、有機系ファイナルパッシベーション膜１２を形成する（ここまでが図５の再配線工程１０５ａである）。たとえば、その後、先と同様に、たとえばスパッタリング、電気メッキ等を繰り返すことにより、バンプ下電極パッド５（ＵＢＭ）を形成する。次に、バンプ下電極パッド５上に、たとえば、電気メッキ、リフロー等により、バンプ電極６を形成する（図５のバンプ形成工程１０５ｂ）。これで、図５のＷＬＰ工程１０５は終了する。
次に、図５に示すように、必要に応じて、ウエハテスト工程１０７の処理を実行する。次にこの例では、図５の経路ａに示すように、ダイシング工程１０６ａの処理を実行する（詳細は後述）。なお、ダイシング工程１０６ａは、後述する回転ブレードによるフルカットダイシングのほか、レーザダイシング、レーザグルービングと回転ブレードによるダイシングを組み合わせた方法等が適用できる（変形例についても同じ）。
次に、図１６に示すように、外側プラズマ窒化シリコン膜２４をエッチングストップとして、たとえば、気相エッチ等により、自己整合的に、キャビティＣＶ上方の部分の上層埋め戻し酸化シリコン膜２３を除去する。これで、ＭＥＭＳ素子ＭＤの可動部（ダイヤフラム型上部電極ＤＰ）が解放（リリース処理）されたことになる。
ここで、ウエハの投入から、この可動部のリリース処理までが、図５のＭＥＭＳ素子形成工程３００である。
その後、図５に示すように、ウエハ１に対して、チップ工程２００に属する処理であるダイボンド工程２０１の処理が実行される。
３．本願の前記一実施の形態の半導体集積回路装置の製造における犠牲酸化シリコン膜（犠牲絶縁膜または犠牲膜）の除去プロセスの詳細の説明（主に図１７から図１９）
このセクションでは、図９および図１６における犠牲酸化シリコン膜の除去プロセスについて、その詳細を説明する。ここでは、一例として、弗化水素系気相エッチングを適用した場合を説明するが、犠牲絶縁膜（一般に犠牲膜）の除去は、ここで説明するような非プラズマ気相エッチに限らず、プラズマ気相エッチ（すなわち、ドライエッチ）でも、ウエットエッチでもよいことはいうまでもない。ただし、非プラズマ気相エッチを用いた場合は、プラズマダメージがないほか、静止摩擦（Ｓｔｉｃｔｉｏｎ）等の問題もないメリットがある。
なお、図９の犠牲酸化シリコン膜の除去プロセスにおいては、図１９における ウエハ＆フレーム複合体２８が、ウエハ１自体（ウエハの向きも同じ）に代わるだけであるから、以下では主に、図１６に関して説明する。
図１７は本願の前記一実施の形態の半導体集積回路装置の製造における犠牲酸化シリコン膜（犠牲絶縁膜または犠牲膜）の除去プロセスの詳細を説明すれためのウエハ＆ダイシングフレーム複合体の上面全体図である。図１８は図１７のＢ−Ｂ’断面に対応するウエハ＆ダイシングフレーム複合体の断面図である。図１９は犠牲絶縁膜除去工程に使用する気相エッチング装置の処理チャンバ等の模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造における犠牲酸化シリコン膜（犠牲絶縁膜または犠牲膜）の除去プロセスの詳細を説明する。
図５のダイシング工程１０６ａが完了した時点のウエハ１またはウエハ＆フレーム複合体２８の状況を図１７および図１８に示す。図１７および図１８に示すように、この時点で、ウエハ１は、フルカットされており（ダイシング溝は、ウエハ１およびダイアタッチフィルム５５を貫通して、ダイシングテープに達している）、物理的には、ウエハ１上の各チップ領域２は、ダイシング溝５４を挟んで個々のチップ２に分割されている。しかし、マトリクス状に配置された各チップの相互関係は、ユークリッドの平面幾何学的に不変である。すなわち、ダイシングの前後を通して、ウエハ１は、その裏面１ｂ（この例では、更にＤＡＦすなわちダイアタッチフィルムを介している）を介して、ダイシングテープ５１に貼り付けられており、ダイシングテープ５１の周辺は、ダイシングフレーム５２により固定されており、これらが総体として、ウエハ＆フレーム複合体２８を形成している。従って、このウエハ＆フレーム複合体２８を対象に、ウエハ１全体に対して処理を施す工程は、ウエハ工程１００に分類することができる。これは、ウエハ＆フレーム複合体２８を介して、ウエハ１を一体として処理できるからである。これに対して、図５のダイボンド工程２０１は、同じウエハ＆フレーム複合体２８を対象としているものの、その処理自体が、個々のチップ２を相互にばらばらにする処理または個々のチップ２毎に行う処理であるので、チップ工程２００に分類することができる。
次に、具体的な気相エッチング装置５６の概要および、これを用いた犠牲膜エッチングプロセスを説明する。まず、気相エッチング装置５６の概要を説明する。図１９に示すように、気相エッチング装置５６の主要部は、処理チャンバ５７から構成されており、処理チャンバ５７の底部には、ウエハステージ５８（ウエハ１やウエハ＆フレーム複合体２８をセットするステージ）が設けられている。処理の際には、このウエハステージ５８上に、ウエハ１（図９の場合）またはウエハ＆フレーム複合体２８（図１６の場合）がウエハ１のデバイス面１ａを上に向けた状態でセットされる。
処理チャンバ５７の上部には、シャワーヘッド５９が設けられており、ガス導入口６１を介して、処理ガスが供給されるようになっている。処理ガスは、処理チャンバ５７のたとえば下部にもうけられたガス排出口６２を介して、排気系により、排気されるようになっている。
具体的なエチング処理は、以下のように実行する。すなわち、処理気圧：たとえば常圧（必要に応じて減圧条件としてもよい）、ステージ温度：たとえば摂氏４０度から摂氏１００度程度（望ましくは、摂氏６０度から摂氏８０度程度）、処理ガス：たとえば無水ＨＦとＣＨ３ＯＨの混合ガス、処理時間：たとえば１０分から２０分程度を好適なものとして例示することができる。
なお、犠牲酸化膜の除去処理ガスとしては、無水ＨＦのほか、弗酸蒸気等を主要な成分の一つとするものでも良い。また、添加ガス（蒸気）としては、前記メチルアルコールのほか、他のアルコール類等の揮発性であって、ポリイミド等をアタックしない有機溶媒等が好適である。なお、メチルアルコール等の添加ガスは必須ではない。
４．本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスに対する変形例の説明（主に図２０）
このセクションでは、セクション２で説明した図７から図１６のプロセスに対する変形例を説明する。ただし、実質的に異なるのは、図１１と図１５のみであり、以下では原則として異なる部分のみを説明する。
図２０は本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスに対する変形例を説明するための図１５に対応するデバイス模式断面図（バンプ形成工程）である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスに対する変形例を説明する。
（１）ＢＧ先行プロセスにおけるＢＧタイミングの変形例（図５の経路ｂおよび図２０）：
セクション２の例では、図１１に於いて、ＢＧ工程の処理を実行しているが、この例では、ＢＧ先行プロセスという点では同じであるが、ＢＧ工程の処理を図１５に於いて実行している点が異なっている。なお、ＢＧ先行プロセス（セクション２のプロセスも同じ）は、ＤＡＦの適用に好適であるというメリットを有する。また、本セクションのサブセクション（２）の例と比較して、ダイシング工程の処理が比較的単純になるメリットがある。更に、サブセクション（２）の例と同様に、このサブセクション（１）の例では、ＷＬＰ工程１０５およびウエハテスト工程１０７をウエハ１が厚い状態で実行できるメリットがある。
これに対して、セクション２のプロセスは、実際に使用する状態に近い薄いウエハの状態で、ウエハテスト１０７を実行できる等のメリットを有する。
（２）ダイシング先行プロセスにおけるＢＧタイミングの変形例（図５の経路ｃおよび図２０）：
この例は、上記セクション４のサブセクション（１）の更なる変形例であり、サブセクション（１）のＢＧ先行プロセスに代えて、ダイシング先行プロセスを採用している点が特徴となっている。これは、ダイシング先行プロセスの方が、チッピング等が少ないからである。なお、本サブセクションの例は、ＷＬＰ工程１０５、ウエハテスト工程１０７およびダイシング工程１０６ｃをウエハ１が厚い状態で実行できるメリットがある。
ここで、ダイシング先行プロセスに於いては、図５に示すように、ダイシング工程１０４ｃにおいて、ハーフダイシングを実行して、ウエハ１自体でチップ領域２が相互に連結した状態にする。その後、ウエハ１のデバイス面１ａ側をＢＧテープ等により保護した状態で、ウエハ１の裏面１ｂに対して、たとえばバックグラインディング処理を実行することにより、ウエハ１を個々のチップに分割する。その後、他の例と同様に、ウエハ１の裏面１ｂを、例えば、ダイシングテープと同様な粘着テープに貼り付けて、ダイシングフレームと同様のフレーム等に固定した状態で、可動部解放工程１２０およびダイボンド工程２０１の処理が実行される。
５．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図５を参照）
前記各実施の形態では、図５のＭＥＭＳ素子形成工程３００の主要部（すなわち可動部固定工程１０３と可動部解放工程１２０を除く部分）は、ＢＥＯＬ工程１０２の一部又はその延長部分（またはＷＬＰ工程１０５の一部）で実行している。しかし、ＭＥＭＳ素子領域９の属性によっては、ＦＥＯＬ工程１０１またはＷＬＰ工程１０５の一部をＭＥＭＳ素子形成工程３００の主要部の一部とすることもできる。
また、セクション２の例では、ＢＧ工程１０４ａの前に、ＭＥＭＳ素子ＭＤの可動部を固定しているので、ＷＬＰ工程１０５によるＭＥＭＳ素子ＭＤへの悪影響を回避することができる。また、セクション２の例では、ＭＥＭＳ素子ＭＤの可動部の固定の解除をダイシング工程１０６ａ等に実施しているので、ダイシング工程１０６ａ等による振動の影響を回避することができる。
また、セクション２の例（各変形例も同じ）では、ウエハ工程１００の範囲内で、ＭＥＭＳ素子ＭＤの可動部の固定の解除を実施しているので、処理の効率を大幅に向上させることができる。
６．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、シリコン系ＬＳＩを例に取り具体的に説明したが、本発明はそれに限定されるものではなく、シリコン系半導体装置、各種の化合物半導体系集積回路装置または半導体装置等にも適用できることは言うまでもない。
１ 半導体ウエハ
１ａ ウエハまたはチップのデバイス面（第１の主面）
１ｂ ウエハまたはチップの裏面（第２の主面）
１ｓ 単結晶シリコン基板（ウエハまたはチップの基板部）
２ 半導体チップまたはチップ領域
３ ノッチ
４ チップ周辺領域
５ バンプ下電極パッド（ＵＢＭ）
６ バンプ電極
７ チップ内部領域
８ 一般集積回路領域
９ ＭＥＭＳ素子領域
１０ ウエハのデバイス非形成領域
１１ ダイヤフラムカバー
１１ｈ ダイヤフラムカバーの通気孔
１２ 有機系ファイナルパッシベーション膜
１４ 配線層等を含む基板上絶縁膜
１５ 配線最上層絶縁膜
１６ クロム＆銅シード膜（再配線下地メタル膜）
１７ 再配線主メタル膜
１８ 再配線層有機系層間絶縁膜
１９ ダイヤフラム金属膜
１９ｈ ダイヤフラム金属膜のアパチャ
２０ 再配線メタル膜
２１ 下層埋め戻し酸化シリコン膜
２２ 内側プラズマ窒化シリコン膜
２３ 上層埋め戻し酸化シリコン膜
２４ 外側プラズマ窒化シリコン膜
２５ 犠牲酸化シリコン膜
２６ ＢＧで除去する範囲
２７ 再配線形成用レジスト膜
２８ ウエハ＆フレーム複合体
５１ ダイシングテープ
５２ ダイシングフレーム
５４ ダイシング溝
５５ ＤＡＦ
５６ 犠牲膜気相エッチング装置
５７ 処理チャンバ
５８ ウエハステージ
５９ シャワーヘッド
６１ ガス導入口
６２ ガス排出口
１００ ウエハ工程
１０１ ＦＥＯＬ工程
１０２ ＢＥＯＬ工程
１０３ 可動部固定工程
１０４ａ，１０４ｂ，１０４ｃ ＢＧ工程
１０５ ＷＬＰ工程
１０５ａ 再配線工程
１０５ｂ バンプ形成工程
１０６ａ１０６ｂ，１０６ｃ ダイシング工程
１０７ ウエハテスト工程
１１２ 配線工程
１２０ 可動部解放工程
２００ チップ工程
２０１ ダイボンド工程
３００ ＭＥＭＳ素子形成工程
ＡＣ キャビティ前室
ＢＰ 配線層最上層の電極パッド
ＣＶ キャビティ
ＣＷ 配線層
ＤＰ ダイヤフラム型上部電極
ＬＥ 下部電極
ＭＤ ＭＥＭＳ素子
ＭＬ 電極パッドより下層の配線
ＰＭ プリメタル層
Ｑ ＭＩＳＦＥＴ
Ｒ１ ＭＥＭＳ素子領域等切り出し領域
ＲＷ 再配線層

Claims (5)

  1. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）第１の主面および第２の主面を有する半導体ウエハの前記第１の主面上に、配線層およびＭＥＭＳ素子を形成する工程；
    （ｂ）前記ＭＥＭＳ素子の可動部分を固定する工程；
    （ｃ）前記（ｂ）工程の後、前記ＭＥＭＳ素子の前記可動部分が固定された状態で、前記半導体ウエハの前記第１の主面上の前記配線層上に、再配線層を形成する工程；
    （ｄ）前記（ｃ）工程の後、前記ＭＥＭＳ素子の前記可動部分が固定された状態で、前記半導体ウエハに対して、ダイシングを実行する工程；
    （ｅ）前記（ｄ）工程の後、前記半導体ウエハの前記第１の主面側に対して、エッチング処理を実行することより、前記ＭＥＭＳ素子の前記可動部分の前記固定を解く工程、
    ここで、前記（ｄ）工程は、前記半導体ウエハの前記第２の主面をダイシングテープに貼り付けた状態で、実行され、
    前記ＭＥＭＳ素子は、気圧センサであり、
    前記ＭＥＭＳ素子は、前記工程（ｄ）において以下を有する：
    （ｘ１）前記半導体ウエハの前記第１の主面上に設けられた下部電極；
    （ｘ２）前記下部電極上に設けられたキャビティ；
    （ｘ３）前記半導体ウエハの前記第１の主面上において、前記キャビティを覆うように設けられたダイヤフラム型上部電極；
    （ｘ４）前記ダイヤフラム型上部電極を外界から隔離するダイヤフラムカバー、
    さらに、ここで、前記工程（ｂ）は、保護膜によって前記ダイヤフラムカバーに明けられた通気孔を塞ぐことによって実行される。
  2. 請求項１の半導体集積回路装置の製造方法において、前記工程（ｅ）は、前記ダイヤフラムカバーに明けられた通気孔を開放することによって実行される。
  3. 請求項２の半導体集積回路装置の製造方法において、前記工程（ｅ）における前記ダイヤフラムカバーに明けられた前記通気孔の前記開放は、前記半導体ウエハの前記第２の主面を前記ダイシングテープに貼り付けた状態で、前記半導体ウエハの前記第１の主面に対して、前記保護膜のエッチング処理によって実行される。
  4. 請求項３の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
    （ｆ）前記工程（ｂ）の後であって、前記工程（ｃ）の前に、前記半導体ウエハの前記第２の主面側に対して、グラインディング処理を実行する工程。
  5. 請求項３の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
    （ｇ）前記工程（ｃ）の後であって、前記工程（ｅ）の前に、前記半導体ウエハの前記第２の主面側に対して、グラインディング処理を実行する工程。
JP2012016091A 2012-01-30 2012-01-30 半導体集積回路装置の製造方法 Expired - Fee Related JP5914010B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012016091A JP5914010B2 (ja) 2012-01-30 2012-01-30 半導体集積回路装置の製造方法
US13/750,615 US8835207B2 (en) 2012-01-30 2013-01-25 Method of manufacturing a semiconductor integrated circuit device having a MEMS element
US14/452,756 US9199836B2 (en) 2012-01-30 2014-08-06 Method of manufacturing a semiconductor integrated circuit device having a MEMS element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012016091A JP5914010B2 (ja) 2012-01-30 2012-01-30 半導体集積回路装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013154427A JP2013154427A (ja) 2013-08-15
JP5914010B2 true JP5914010B2 (ja) 2016-05-11

Family

ID=48869518

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012016091A Expired - Fee Related JP5914010B2 (ja) 2012-01-30 2012-01-30 半導体集積回路装置の製造方法

Country Status (2)

Country Link
US (2) US8835207B2 (ja)
JP (1) JP5914010B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017531166A (ja) * 2014-07-28 2017-10-19 アムス インターナショナル エージー 容量性圧力センサ用の懸架メンブレン

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9505612B2 (en) * 2013-12-19 2016-11-29 Agency For Science, Technology And Research Method for thin film encapsulation (TFE) of a microelectromechanical system (MEMS) device and the MEMS device encapsulated thereof
JP2016012609A (ja) * 2014-06-27 2016-01-21 東京エレクトロン株式会社 エッチング方法
US10472232B2 (en) * 2016-12-09 2019-11-12 United Microelectronics Corp. MEMS device integrated with a semiconductor integrated circuit and manufacturing method thereof
WO2019225047A1 (ja) * 2018-05-24 2019-11-28 株式会社村田製作所 Ｍｅｍｓデバイス及びｍｅｍｓデバイス製造方法
CN111377390B (zh) * 2018-12-27 2023-04-07 中芯集成电路（宁波）有限公司上海分公司 Mems封装结构及其制作方法
WO2020161937A1 (ja) 2019-02-05 2020-08-13 パナソニックＩｐマネジメント株式会社 センサ装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3612723B2 (ja) * 1994-01-18 2005-01-19 株式会社デンソー 半導体力学量センサの製造方法
JP3385894B2 (ja) * 1997-02-25 2003-03-10 日産自動車株式会社 半導体装置の製造方法及び装置
JP2005342808A (ja) 2004-05-31 2005-12-15 Oki Electric Ind Co Ltd Ｍｅｍｓデバイスの製造方法
US7270012B2 (en) 2004-10-01 2007-09-18 Hitachi, Ltd. Semiconductor device embedded with pressure sensor and manufacturing method thereof
JP2006177820A (ja) * 2004-12-22 2006-07-06 Epson Toyocom Corp 圧力センサ
US7825484B2 (en) * 2005-04-25 2010-11-02 Analog Devices, Inc. Micromachined microphone and multisensor and method for producing same
JP2007057394A (ja) * 2005-08-24 2007-03-08 Epson Toyocom Corp 圧力センサ、及びその製造方法
JP4988217B2 (ja) 2006-02-03 2012-08-01 株式会社日立製作所 Ｍｅｍｓ構造体の製造方法
CN101086956B (zh) * 2006-06-09 2011-04-13 松下电器产业株式会社 半导体装置的制造方法
JP4480728B2 (ja) * 2006-06-09 2010-06-16 パナソニック株式会社 Ｍｅｍｓマイクの製造方法
TWI333933B (en) * 2007-08-17 2010-12-01 Advanced Semiconductor Eng Microelectromechanical-system package and method for manufacturing the same
JP4726927B2 (ja) * 2008-06-19 2011-07-20 株式会社日立製作所 集積化マイクロエレクトロメカニカルシステムおよびその製造方法
US8193596B2 (en) * 2008-09-03 2012-06-05 Solid State System Co., Ltd. Micro-electro-mechanical systems (MEMS) package
US20150060955A1 (en) * 2013-09-03 2015-03-05 Windtop Technology Corp. Integrated mems microphone with mechanical electrical isolation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017531166A (ja) * 2014-07-28 2017-10-19 アムス インターナショナル エージー 容量性圧力センサ用の懸架メンブレン

Also Published As

Publication number Publication date
US8835207B2 (en) 2014-09-16
JP2013154427A (ja) 2013-08-15
US20130193536A1 (en) 2013-08-01
US9199836B2 (en) 2015-12-01
US20140339659A1 (en) 2014-11-20

Similar Documents

Publication Publication Date Title
JP5914010B2 (ja) 半導体集積回路装置の製造方法
US10155659B2 (en) Vacuum sealed MEMS and CMOS package
US8525278B2 (en) MEMS device having chip scale packaging
US10118820B2 (en) Membrane transducer structures and methods of manufacturing same using thin-film encapsulation
TWI543280B (zh) 微機電系統元件的形成方法
TWI529119B (zh) 動作感應器結構、微機電系統結構、及微機電系統元件的製作方法
US9139420B2 (en) MEMS device structure and methods of forming same
CN104609358B (zh) Mems器件及其形成方法
US11498832B2 (en) Stacked semiconductor structure and method of forming the same
US9309109B2 (en) MEMS-CMOS integrated devices, and methods of integration at wafer level
TW201727780A (zh) 微機電系統封裝之製造方法
TW201800327A (zh) 半導體裝置中的接合環及其形成方法
TWI544586B (zh) 微機電系統晶圓以及特殊應用積體電路晶片透過線接合的封裝方法
TW201726542A (zh) 具有多壓力的微機電系統封蓋
TWI418002B (zh) 晶片封裝體及其製造方法
TW201125807A (en) Microelectromechanical system (MEMS) device and methods for fabricating the same
TWI698391B (zh) 微機電系統壓力感測器及製造微機電系統壓力感測器的方法
TWI794804B (zh) 微機電系統及其製造方法
US9284186B2 (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140828

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150917

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151105

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160317

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160404

R150 Certificate of patent or registration of utility model

Ref document number: 5914010

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees