TWI794804B - 微機電系統及其製造方法 - Google Patents

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Abstract

本發明實施例係關於一種微機電系統(MEMS)，其包含：一電路基板，其包括電子電路；一支撐基板，其具有一凹槽；一接合層，其設置於該電路基板與該支撐基板之間；貫穿孔，其等穿過該電路基板至該凹槽；一第一導電層，其設置於該電路基板之一前側上；及一第二導電層，其設置於該凹槽之一內壁上。該第一導電層延伸至該等貫穿孔中且該第二導電層延伸至該等貫穿孔中且耦合至該第一導電層。

Description

微機電系統及其製造方法
本發明實施例係有關微機電系統及其製造方法。
最近已開發微機電系統(MEMS)裝置。MEMS裝置包含使用半導體技術製造以形成機械及電構件之裝置。MEMS裝置實施於壓力感測器、麥克風、致動器、鏡、加熱器及/或印表機噴嘴中。儘管用於形成MEMS裝置之現有裝置及方法通常已足以滿足其預期目的，但其等尚未在所有方面完全令人滿意。
本發明的一實施例係關於一種微機電系統(MEMS)，其包括：一電路基板，其包括電子電路；一支撐基板，其具有一凹槽；一接合層，其設置於該電路基板與該支撐基板之間；貫穿孔，其等穿過該電路基板至該凹槽；一第一導電層，其設置於該電路基板之一前側上；及一第二導電層，其設置於該凹槽之一內壁上，其中該第一導電層延伸至該等貫穿孔中且該第二導電層延伸至該等貫穿孔中且耦合至該第一導電層。
本發明的一實施例係關於一種微機電系統(MEMS)，其包括：一電路基板，其包括電子電路；一鈍化層，其設置於該電路基板上方；一支撐基板，其具有一凹槽；貫穿孔，其等穿過該電路基板至該凹槽；及一導電層，其覆蓋該鈍化層、該等貫穿孔之內側壁、該凹槽之一內壁及該MEMS之一側面之至少一部分。
本發明的一實施例係關於一種製造一微機電系統(MEMS)之方法，其包括：在一第一基板之一前側上方形成電子電路；形成穿透至該第一基板中之孔；在該第一基板之該前側上方及在該等孔之內側壁之至少部分上形成一第一導電層；用一填充材料填充該等孔；薄化該第一基板之一背側；將一第二基板接合至該第一基板之該背側使得一接合層插置於其等之間；在該第二基板中形成一凹槽使得暴露該第一基板之一底部；藉由移除該填充材料來形成貫穿孔；及在該凹槽之一內壁上及在該等貫穿孔之內側壁之未由該第一導電層覆蓋之至少一部分上形成一第二導電層。
應理解，以下揭露提供用於實施本發明實施例之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實施例或實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性的。例如，元件之尺寸不限於所揭露之範圍或值，而是可取決於裝置之製程條件及/或所要性質。此外，在以下描述中，一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成為直接接觸之實施例，且亦可包含其中可形成中介該第一構件與該第二構件之額外構件，使得該第一構件與該第二構件可不直接接觸之實施例。為簡潔及清楚起見，可以不同比例任意繪製各種構件。
此外，為便於描述，可在本文中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中所繪示。空間相對術語旨在除圖中所描繪之定向之外亦涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)且可相應地同樣解釋本文中所使用之空間相對描述語。另外，術語「由…製成」可意謂「包括」抑或「由…組成」。在本揭露中，除非另有指示，否則A、B及C之至少一者意謂「A」、「B」、「C」、「A及B」、「A及C」、「B及C」或「A、B及C」，且並不意謂來自A之一者、來自B之一者及來自C之一者。關於一項實施例所描述之材料、組態、尺寸及製程可應用於其他實施例，且可省略其等之詳細描述。
根據本揭露之MEMS裝置可為一半導體裝置、一加速度計、一陀螺儀、一壓力感測器、一麥克風、一RF諧振器、一RF切換器或一超音波換能器之任一者。
圖1A、圖1B、圖1C、圖1D、圖1F、圖1G、圖1H、圖1I及圖1J展示根據本揭露之一實施例之用於一MEMS裝置之一製造操作之各種階段的示意性剖面圖。應理解，可在圖1A至圖1J所展示之製程之前、期間及之後提供額外操作，且針對方法之額外實施例替換或消除下文所描述之一些操作。操作/製程之順序可為可互換的。
如圖1A中所展示，在一電路基板20之一前表面區中形成一電子電路25。電子電路25包含電晶體，包括諸如互補式金屬氧化物半導體(CMOS)裝置之半導體場效電晶體。在一些實施例中，電路基板20係由結晶矽或任何其他合適半導體材料製成。
在形成電子電路25之後，在電路基板20之前表面上方形成一或多個鈍化膜28。在一些實施例中，一或多個鈍化膜28包含氧化矽、氮化矽或有機膜。接著，如圖1B中所展示，在電路基板20中使用一遮罩圖案29形成一或多個孔60 (例如，貫穿矽通路(TSV))。在一些實施例中，形成孔60使得在該等孔內未暴露任何金屬圖案。
接著，如圖1C中所展示，在電路基板20之前側上方形成一第一導電層50。在一些實施例中，在鈍化膜28上形成第一導電層50。在一些實施例中，亦在孔60之各者之內壁之至少一部分上形成第一導電層50，如圖1C中所展示。在一些實施例中，第一導電層50包含Au、Ti、Cu、Ag及Ni或其等之合金之一或多個層。在一些實施例中，第一導電層50係形成於一Ti層上之一金(Au)層。在其他實施例中，第一導電層50由彼此不同之材料所製成之一個、兩個、三個、四個或五個層組成。例如，在一些實施例中，第一導電層50具有A/B/C/D/E、A/B/C/D、A/B/C、A/B或A (A/B意謂B在A上)之一分層結構，其中A、B、C、D及E之各者表示金屬或金屬材料。在其他實施例中，第一導電層50由兩個、三個、四個或五個層組成，其中相鄰層係由彼此不同之材料製成。
在一些實施例中，藉由化學氣相沉積(CVD)、包含濺鍍之物理氣相沉積(PVD)、原子層沉積(ALD)、鍍覆或任何其他合適膜沉積方法來形成第一導電層50。在某些實施例中，使用一濺鍍方法。在一些實施例中，第一導電層50之金屬或金屬層之各者具有在自約2 nm至約100 nm之一範圍內之一厚度。
在一些實施例中，第一導電層50保形地形成於孔60內部使得孔60之內側壁及底部係由第一導電層50完全覆蓋。在其他實施例中，孔60之內側壁及底部僅部分由第一導電層50覆蓋且電路基板(Si基板)之一部分在孔60中暴露。特定言之，在一些實施例中，孔60之內側壁之一下部分未由第一導電層50覆蓋。
在一些實施例中，形成一填充層140以填充孔60，如圖1D中所展示。在一些實施例中，填充層140包含氧化矽、氮化矽或任何其他合適絕緣材料。在某些實施例中，使用氧化矽。在一些實施例中，在第一導電層50上方形成一填充材料之一毯覆式層，且接著執行一平坦化操作(諸如一化學機械拋光製程或一回蝕製程)以僅在孔60內部留下填充材料，如圖1D中所展示。在其他實施例中，未形成填充材料。
接著，藉由一研磨或一拋光製程薄化電路基板20之背側，如圖1E中所展示。在一些實施例中，薄化之電路基板20之剩餘厚度係在自約100 µm至約500 µm之一範圍內。
接著，如圖1F中所展示，經由一接合層40將薄化之電路基板20接合至一支撐基板30。在一些實施例中，如圖1C中所展示，接合層40係藉由(例如)一熱氧化製程或一化學氣相沉積(CVD)製程形成於支撐基板30之表面上之氧化矽。在其他實施例中，接合層40係藉由(例如)一CVD製程形成於電路基板20之背側上。在一些實施例中，接合層40之厚度係在自約500 nm至約5 µm之一範圍內，且在其他實施例中係在自約1 µm至約2 µm之一範圍內。
接著，如圖1G中所展示，藉由使用一或多個微影及蝕刻操作使支撐基板30之背側凹陷。在一些實施例中，蝕刻操作包含電漿乾式蝕刻或濕式蝕刻。在一些實施例中，濕式蝕刻利用氫氧化四甲銨(TMAH)或KOH溶液。在一些實施例中，接合層40用作用於形成凹槽35之一蝕刻停止層，如圖1G中所展示。
隨後藉由一合適蝕刻操作移除接合層40。接著，蝕刻電路基板25之背側以暴露填充於孔60中之填充材料140，且移除填充材料140，從而形成貫穿孔65，如圖1H中所展示。
在一些實施例中，在一個晶圓上形成複數個MEMS裝置，且藉由鋸切(一切割操作)而將該晶圓切成個別MEMS裝置(晶片)，如藉由圖1I中之箭頭所展示。在一些實施例中，在用於形成凹槽35之凹槽蝕刻之前執行該切割操作。
在切割操作之後，在凹槽、支撐基板30之底部及晶片之側面內部形成一第二導電層55，如圖1J中所展示。在一些實施例中，第二導電層55包含Au、Ti、Cu、Ag及Ni或其等之合金之一或多個層。在一些實施例中，第二導電層55係形成於Ti層上之一金(Au)層。在其他實施例中，第二導電層55由彼此不同之材料所製成之一個、兩個、三個、四個或五個層組成。例如，第二導電層55具有A/B/C/D/E、A/B/C/D、A/B/C、A/B或A (A/B意謂B在A上)之一分層結構，其中A、B、C、D及E之各者表示金屬或金屬材料。在其他實施例中，第二導電層55由兩個、三個、四個或五個層組成，其中相鄰層係由彼此不同之材料製成。例如，第二導電層55具有A/B/A/B、A/B/B/A、A/B或A/A之一分層結構。在一些實施例中，第二導電層55之膜結構係與第一導電層之膜結構相同，且在其他實施例中，第二導電層55之膜結構不同於第一導電層之膜結構。在一些實施例中，第一導電層50之至少一金屬層係與第二導電層55之至少一金屬層相同。
在一些實施例中，藉由CVD、包含濺鍍之PVD、ALD、鍍覆或任何其他合適膜沉積方法來形成第二導電層55。在某些實施例中，使用一濺鍍方法。在一些實施例中，第二導電層55之金屬或金屬層之各者具有在自約2 nm至約100 nm之一範圍內之一厚度。
在一些實施例中，第二導電層55保形地形成於貫穿孔65內部使得貫穿孔65之內側壁(其上至少部分形成第一導電層50)由第二導電層55完全覆蓋。在其他實施例中，貫穿孔65之內側壁僅部分由第二導電層55覆蓋且第一導電層50之一部分在貫穿孔65中暴露。由於第二導電層55係在切割操作之後形成，故第二導電層經形成於晶片之側面上。
在其他實施例中，在關於圖1E所解釋之背側薄化操作中，孔60之底部(特定言之填充材料140)經暴露，如圖1K中所展示。在此一情況中，接合層40與填充材料140接觸，如圖1L中所展示。接著，類似於圖1G，藉由使用一或多個微影及蝕刻操作使支撐基板30之背側凹陷，如圖1M中所展示。在一些實施例中，接合層40用作用於形成凹槽35之一蝕刻停止層，如圖1G中所展示。此外，藉由一合適蝕刻製程移除接合層40及填充材料140，如圖1N中所展示。當填充材料140及接合層40係由相同材料(例如，氧化矽)製成時，在相同製程步驟中移除填充材料140及接合層40兩者。在一些實施例中，執行使用HF或經緩衝HF之一濕式蝕刻製程以移除接合層40及填充材料140，從而形成貫穿孔65。接著，如圖1O中所展示執行切割操作，且如圖1P中所展示形成第二導電層55。
圖2A、圖2B、圖2C、圖2D及圖2E展示根據前述實施例之一或多者製造之MEMS裝置之示意性剖面圖。可省略關於圖1A至圖1P所描述之材料、組態、尺寸及製程之詳細描述。
如圖2A中所展示，MEMS裝置10A包含其中形成一電子電路25之電路基板20，及具有凹槽35之支撐基板30。在一些實施例中，一絕緣層40 (接合層)設置於電路基板20與支撐基板30之間。在一些實施例中，絕緣層40係氧化矽層、氮化矽層或任何其他金屬氧化物或氮化物層之一或多者。在一些實施例中，一或多個貫穿孔65經設置而穿過電路基板20。在一些實施例中，在一平面視圖中，貫穿孔65係配置成一n×m矩陣，其中n及m係2或更大且等於或小於(例如) 128之整數。
在一些實施例中，電路基板20之厚度係在自約100 µm至約500 µm之一範圍內。在一些實施例中，支撐基板30之厚度係在自約300 µm至約1500 µm之一範圍內。在一些實施例中，絕緣層40之厚度係在自約500 nm至約5 µm之一範圍內，且在其他實施例中係在自約1 µm至約2 µm之一範圍內。在一些實施例中，MEMS裝置之總厚度係在自約500 µm至約2 mm之一範圍內，且在其他實施例中係在自約600 µm至約1200 µm之一範圍內。
在一些實施例中，第一導電層50經形成於電路基板20之一前表面上且第二導電層55經形成於支撐基板30之一背表面上，如圖2A中所展示。在一些實施例中，第一導電層50亦經形成於貫穿孔65之一內壁之至少一部分及鈍化膜28上，且第二導電層55亦經形成於貫穿孔65之內壁之至少一部分上。
在一些實施例中，如圖2A中所展示，絕緣層40係與第二導電層55接觸且與電路基板20接觸。在其他實施例中，絕緣層40保持於腔35之底部處且第二導電層55未與電路基板20接觸。
在一些實施例中，電路基板20包含電子電路25，諸如藉由電子電路形成之一信號處理電路及/或一放大器電路。在一些實施例中，在平面視圖中，凹槽35具有一矩形(例如，方形)形狀。在一些實施例中，電路基板20及支撐基板30之至少一者係由結晶矽製成。
圖2B至圖2D係圖2A之區域A1之放大視圖。在一些實施例中，貫穿孔65之內側壁係由第一導電層50及第二導電層55完全覆蓋。在一些實施例中，當使用一濺鍍方法形成第一及第二導電層時，取決於一縱橫比T1/T3，導電層未均勻地形成於貫穿孔65之內側壁上。T1係自鈍化膜28之上表面及電路基板20之底部之貫穿孔65之一深度，且T3係貫穿孔65之一直徑。在一些實施例中，第一及/或第二導電層具有一錐形形狀。在其他實施例中，第一及/或第二導電層之厚度在貫穿孔65內部係實質上均勻的，如圖2C及圖2D中所展示。在圖2C中，第一導電層50部分覆蓋貫穿孔65之內側壁，在圖2D中，第一導電層50完全覆蓋貫穿孔65之內側壁。由於第二導電層55係從電路基板20之背側形成，故即使第一導電層50未完全覆蓋貫穿孔65之內側壁，貫穿孔65之內側壁仍由一導電材料完全覆蓋。由於第一及第二導電層彼此耦合且完全覆蓋貫穿孔之內側壁，故可改良MEMS裝置之熱消散。
在一些實施例中，第一導電層50在內側壁上方之一覆蓋量D1 (包含第一導電層50之厚度)等於或大於第二導電層55在內側壁上方之一覆蓋量D2 (包含第二導電層55之厚度)。在一些實施例中，D1及D2係T3之約50%以上。在一些實施例中，第二導電層55與第一導電層50重疊，且一重疊量D3係深度T1之約10%至90%。在一些實施例中，在貫穿孔65之內側壁上之一導電層之總厚度係不均勻的。在一些實施例中，在貫穿孔65之內側壁上在重疊區域處之導電層之厚度大於第一導電層50及第二導電層55之單層之各者之厚度。
在一些實施例中，凹槽35之底部處之角度θ1大於0度至小於180度，且大於60度至等於或小於90度。
在一些實施例中，第二導電層55覆蓋MEMS裝置10A之外側面之一部分，而第一導電層50未設置於外側面上，如圖2B中所展示。在一些實施例中，第二導電層55之自底部至頂部之距離D4等於或小於自第一導電層50之頂部至第二導電層55之底部之MEMS裝置10A之總厚度T2。在一些實施例中，自絕緣層40與電路基板20之間的介面至第二導電層55之頂端之距離D5大於零。換言之，第二導電層55完全覆蓋絕緣層40之側面。在一些實施例中，外側面上之第二導電層55未與形成於鈍化層28上之第一導電層50接觸。在其他實施例中，外側面上之第二導電層55係與形成於鈍化層28上之第一導電層50接觸。第二導電層55覆蓋在MEMS裝置10A之外側面上改良熱消散。
在一些實施例中，可藉由如下展示之操作製造MEMS裝置。在一電路基板上方形成電子電路之後，形成一或多個平面電極且形成一或多個鈍化層。電極電連接至形成於電路基板中之電子電路。在一些實施例中，電路基板包含一結晶矽基板。在一些實施例中，在電極上方在一或多個鈍化層中形成一或多個開口。在一些實施例中，電極係由Cu、Al、Au、Ni、Ag或其他合適導電材料之一或多個層製成。鈍化層包含氮化矽、SiON、氧化矽、氮化鋁或有機材料。
接著，在除電極以外之區域中形成用於貫穿矽通路(TSV)之一或多個孔。TSV孔係藉由一或多個微影及蝕刻操作形成。在一些實施例中，在一平面視圖中，TSV孔係配置成一n×m矩陣，其中n及m係2或更大且等於或小於(例如) 128之整數。在一些實施例中，自鈍化層110之頂部之TSV之深度係在自約20 µm至約100 µm之一範圍內。在一些實施例中，深度經判定使得在隨後執行電路基板之背側之一薄化製程之後，暴露TSV孔之底部。在一些實施例中，在平面視圖中，TSV孔之形狀係圓形或矩形(例如，方形)。在一些實施例中，TSV孔係錐形，具有大於底部之一開口。在一些實施例中，TSV孔在開口處之一直徑(或側之一長度)係在自約100 nm至約10,000 nm之一範圍內。
接著，在電極、鈍化層上方且在TSV孔內部形成一第一導電層。接著，形成一填充層以填充TSV孔。第一導電層具有與圖1A至圖1D中所展示之第一導電層50相同或類似之功能性。在一些實施例中，第一導電層包含Au、Ti、Cu、Ag及Ni之一或多個層。在某些實施例中，將形成於一Ti層上方之一金層用作第一導電層。在一些實施例中，該Ti層之厚度係在自約50 nm至約200 nm之一範圍內，且在其他實施例中係在自約80 nm至約120 nm之一範圍內。在一些實施例中，金(Au)層之厚度係在自約10 nm至約400 nm之一範圍內，且在其他實施例中係在自約150 nm至約250 nm之一範圍內。在一些實施例中，填充層包含氧化矽或任何其他合適絕緣材料。在一些實施例中，在第一導電層上方形成一填充材料之一毯覆式層，且接著執行一平坦化操作(諸如一化學機械拋光製程或一回蝕製程)以僅在TSV孔內部留下填充材料。在其他實施例中，填充材料亦保留於電極上方之一凹部分中。
接著，圖案化導電層以在TSV孔附近鈍化層上方形成一或多個開口以部分暴露鈍化層。接著，形成且圖案化一絕緣層以形成島狀絕緣圖案以覆蓋開口。在一些實施例中，絕緣圖案包含氮化矽。
此外，在電路基板之前表面(其上形成導電層及圖案)上方形成一第一載體接合層，且接著附接一第一載體基板。在一些實施例中，第一載體基板係一玻璃基板、一陶瓷基板、一半導體基板或一樹脂基板。在一些實施例中，第一載體接合層包含有機材料、氧化矽或任何其他合適材料。
接著，藉由一研磨或一拋光(例如，CMP)操作來薄化電路基板之背側。在一些實施例中，在薄化之後，電路基板具有在自約20 µm至約100 µm之一範圍內之一剩餘厚度，且在其他實施例中，該剩餘厚度係在自約40 µm至約60 µm之一範圍內。暴露填充於TSV孔中之填充材料層之底部。在其他實施例中，在薄化操作之後，將第一載體基板附接至電路基板之前表面。
此外，在電路基板之經薄化背表面上形成一接合層。該接合層具有與圖1A至圖2F中所展示之接合層40相同或類似之功能性。在一些實施例中，接合層包含藉由(例如)一CVD製程形成之氧化矽。
接著，製備一支撐基板且透過接合層(氧化物融合接合)將其接合至電路基板。在一些實施例中，支撐基板係由結晶矽製成。在氧化物融合接合之後，移除第一載體基板及第一載體接合層。當第一載體接合層係由有機材料製成時，藉由一濕式處理移除第一載體基板及第一載體接合層。接合層連接至TSV孔中之填充材料層。在一些實施例中，接合層及填充材料層係由相同材料製成。
在其他實施例中，接合層經形成於支撐基板上或支撐基板及電路基板兩者上。在一些實施例中，在無接合層之情況下，支撐基板之厚度係在自約200 µm至約1.8 mm之一範圍內，且在其他實施例中係在自約500 µm至約750 µm之一範圍內。
接著，在電路基板之前表面上方形成一第一硬遮罩層且接著形成一第二硬遮罩層。在一些實施例中，該第一硬遮罩層包含氧化矽且該第二硬遮罩層包含多晶矽或非晶矽。在一些實施例中，氧化矽硬遮罩層係藉由一CVD製程形成，且接著執行一平坦化操作(諸如一CMP操作)。類似地，在一些實施例中，多晶矽硬遮罩層係藉由化學氣相沉積(CVD)形成，且接著視需要執行一CMP操作。在一些實施例中，多晶矽硬遮罩層之厚度係在自約30 µm至約70 µm之一範圍內。
接著，藉由使用一或多個微影及蝕刻操作，圖案化第二硬遮罩層及第一硬遮罩層以在電極上方形成一或多個開口。在一些實施例中，開口之大小大於形成在鈍化層中電極上方之開口之大小。此外，在一些實施例中，絕緣圖案係在開口中部分暴露。
接著，在開口中形成一或多個導電層。在一些實施例中，該等導電層包含藉由一鍍覆操作(電鍍或無電式電鍍)形成之金或金合金(例如，AuCu及AuNi)。在一些實施例中，經鍍覆導電層之厚度係在自約20 µm至約50 µm之一範圍內。在一些實施例中，經鍍覆導電層之厚度(高度)小於第二硬遮罩層之頂部。
此外，藉由一遮罩圖案覆蓋一或多個電極上方之鍍覆層之部分。在一些實施例中，該遮罩圖案包含一光阻劑圖案。接著，在導電鍍覆層上方形成一額外導電層。在一些實施例中，額外導電層係藉由一鍍覆操作(電鍍或無電式電鍍)形成。在一些實施例中，額外導電層係由與經鍍覆導電層相同之材料製成，且包含金或金合金(例如，AuCu、AuNi)。在其他實施例中，額外導電層係由不同於經鍍覆導電層之一材料製成。接著，移除光阻劑圖案。
在一些實施例中，額外導電層之厚度係在自約10 µm至約30 µm之一範圍內。在一些實施例中，經鍍覆導電層及額外導電層之總厚度(高度)小於第二硬遮罩層之頂部。
接著，在電路基板之前側上形成一第二載體接合層，且接著經由該第二載體接合層將一第二載體基板附接至電路基板之前側。在一些實施例中，第二載體基板係一玻璃基板、一陶瓷基板、一半導體基板或一樹脂基板。在一些實施例中，第二載體接合層包含有機材料、氧化矽或任何其他合適材料。
接著，垂直地翻轉整個基板，且接著圖案化支撐基板之背側以形成一凹槽。在一些實施例中，凹槽係藉由使用一遮罩圖案之一或多個微影及蝕刻操作而形成。在一些實施例中，遮罩圖案係由一光阻劑製成。
在一些實施例中，蝕刻操作包含電漿乾式蝕刻或濕式蝕刻。在一些實施例中，接合層用作用於形成凹槽之一蝕刻停止層。當使用一電漿乾式蝕刻製程形成凹槽時，電漿蝕刻實質上停止在接合層處，且因此可防止電漿對形成於電路基板中之電子電路之損壞。
在一些實施例中，在凹槽蝕刻停止在接合層處之後，藉由一或多個乾式蝕刻或濕式蝕刻操作進一步蝕刻接合層。在一些實施例中，接合層之蝕刻相對於電路基板(例如，Si)具有一高選擇性。例如，接合層之蝕刻速率係電路基板之蝕刻速率之10倍或更大。在一些實施例中，當接合層係由氧化矽製成時，執行使用HF或經緩衝HF之一濕式蝕刻製程以抑制對形成於電路基板中之電子電路之損壞。在移除接合層時，當填充材料層係由與接合層相同之材料(例如，氧化矽)製成時，TSV孔中之填充材料層亦被移除。當填充材料層係由不同於接合層之一材料(例如，氮化矽)製成時，執行一額外蝕刻操作(諸如一濕式蝕刻操作)以移除填充材料層。
在自TSV孔移除填充材料層之後，在凹槽內部形成一第二導電層。
在一些實施例中，第二導電層經形成而與形成於TSV孔之各者之內壁上之第一導電層接觸。在一些實施例中，第二導電層亦經形成於其中已形成第一導電層之TSV孔之內壁上。在一些實施例中，第二導電層係由與第一導電層相同或不同之材料製成且包含Au、Ti、Cu、Ag及Ni之一或多個層。在某些實施例中，將形成於一Ti層上方之一金層用作第二導電層。在一些實施例中，Ti層之厚度係在自約50 nm至約200 nm之一範圍內，且在其他實施例中係在自約80 nm至約120 nm之一範圍內。在一些實施例中，金(Au)層之厚度係在自約10 nm至約400 nm之一範圍內，且在其他實施例中係在自約150 nm至約250 nm之一範圍內。
在一些實施例中，在一Si晶圓上形成複數個MEMS裝置，且藉由在切割道處鋸切(一切割操作)而將該晶圓切成個別MEMS裝置(晶片)。在一些實施例中，切割操作未完全切斷支撐第二載體接合層。藉由移除第二載體接合層且因此移除第二載體基板，釋放一個別MEMS裝置。在一些實施例中，在形成第二導電層之前執行切割操作，且亦在MEMS裝置之側面處形成第二導電層。
在一些實施例中，在移除第二載體基板及第二載體接合層之後，將個別MEMS裝置附接於一框架上。藉由移除第二載體基板及第二載體接合層，暴露TSV孔。
在其他實施例中，使用一絕緣體上矽(SOI)晶圓。在此一情況中，省略一融合接合製程且一SOI晶圓之氧化物層在凹槽蝕刻中用作一蝕刻停止層。圖3A、圖3B、圖3C及圖3D展示根據本揭露之一實施例之用於一MEMS裝置之一製造操作之各種階段的示意性剖面圖。應理解，可在由圖3A至圖3D所展示之製程之前、期間及之後提供額外操作，且針對方法之額外實施例替換或消除下文所描述之一些操作。操作/製程之順序可為可互換的。關於圖1A至圖2所描述之材料、組態、尺寸及製程可應用於以下實施例，且可省略其等之詳細描述。
SOI基板包含裝置層(半導體層) 20’、氧化物層40’及塊體層(半導體基板) 30’，如圖3A中所展示。
如圖3A中所展示，在裝置層20’之一前表面區中形成一CMOS電路25。在裝置層20’之前表面上方形成一或多個鈍化膜28。在一些實施例中，一或多個鈍化膜28包含氧化矽、氮化矽或有機膜。在一些實施例中，形成穿過裝置層20’之用一填充材料140填充之孔60。此外，一或多個第一導電層50經形成於裝置層之前側上及孔60中，如圖3A中所展示。
接著，如圖3B中所展示，藉由使用一或多個微影及蝕刻操作使塊體層30’之背側凹陷。在一些實施例中，蝕刻操作包含電漿乾式蝕刻或濕式蝕刻。在一些實施例中，濕式蝕刻利用氫氧化四甲銨(TMAH)或KOH溶液。
在一些實施例中，氧化物層40’用作用於形成凹槽35之一蝕刻停止層，如圖3B中所展示。
在凹槽蝕刻停止在氧化物層40’處之後，藉由一或多個乾式蝕刻或濕式蝕刻操作進一步蝕刻氧化物層40’。在氧化物層40’之蝕刻期間，亦自孔60移除填充材料層140，從而形成貫穿孔65，如圖3C中所展示。
在一些實施例中，一或多個第二導電層55經形成於塊體層30’之背側上，如圖3D中所展示。
圖4A及圖4B展示根據本揭露之實施例之MEMS裝置之示意性剖面圖。關於圖1A至圖3D所描述之材料、組態、尺寸及製程可應用於以下實施例，且可省略其等之詳細描述。
在一些實施例中，如圖4A中所展示，未設置絕緣層(接合層) 40且使用一個基板22 (例如，一塊體矽基板)。
在一些實施例中，如圖4B中所展示，第一導電層50及第二導電層55係由相同材料(例如，相同金屬或金屬材料之一層)製成，且因此在第一導電層50與第二導電層55之間在重疊區域處貫穿孔65內部不存在可觀察介面。
圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20、圖21、圖22、圖23及圖24A展示根據本揭露之一實施例之用於一MEMS裝置之一循序製造操作之各種階段的示意性剖面圖且圖24B展示一平面視圖。應理解，可在圖5至圖24B所展示之製程之前、期間及之後提供額外操作，且針對方法之額外實施例替換或消除下文所描述之一些操作。操作/製程之順序可為可互換的。關於圖1A至圖4B所描述之材料、組態、尺寸及製程可應用於以下實施例，且可省略其等之詳細描述。
類似於圖1A，在一電路基板1020之一前表面區中形成一或多個電子電路1025，如圖5中所展示。電子電路1025包含電晶體，包含諸如互補式金屬氧化物半導體(CMOS)裝置之半導體場效電晶體。在一些實施例中，電路基板1020係由結晶矽或任何其他合適半導體材料製成。
在形成電子電路1025之後，在電路基板1020之前表面上方形成一或多個鈍化膜1028，如圖5中所展示。在一些實施例中，一或多個鈍化膜1028包含氧化矽、氮化矽或有機膜。接著，類似於圖1B，在電路基板1020中形成一或多個孔1060 (例如，TSV)，如圖6中所展示。在一些實施例中，孔1060經形成使得在該等孔內未暴露任何金屬圖案。在一些實施例中，孔1060包含用於TSV電極之一或多個第一孔1061及用於熱消散貫穿孔之一或多個第二孔1062。
接著，類似於圖1C，在電路基板1020之前側上方形成一第一導電層1050，如圖7中所展示。在一些實施例中，在鈍化膜1028上形成第一導電層1050。在一些實施例中，亦在孔1060之各者之內壁之至少一部分上形成第一導電層1050，如圖7中所展示。在一些實施例中，第一導電層1050包含Au、Ti、Cu、Ag及Ni或其等之合金之一或多個層。在一些實施例中，第一導電層1050係形成於一Ti層上之一金(Au)層。在其他實施例中，第一導電層1050由彼此不同之材料所製成之一個、兩個、三個、四個或五個層組成。例如，在一些實施例中，第一導電層1050具有A/B/C/D/E、A/B/C/D、A/B/C、A/B或A (A/B意謂B在A上)之一分層結構，其中A、B、C、D及E之各者表示金屬或金屬材料。在其他實施例中，第一導電層1050由兩個、三個、四個或五個層組成，其中相鄰層係由彼此不同之材料製成。在某些實施例中，第一導電層係Ti/Au/Ti之一個三層結構。
在一些實施例中，藉由CVD、PVD、ALD、鍍覆或任何其他合適膜沉積方法來形成第一導電層1050。在某些實施例中，使用一濺鍍方法。在一些實施例中，第一導電層1050之金屬或金屬層之各者具有在自約2 nm至約100 nm之一範圍內之一厚度。
在一些實施例中，第一導電層1050保形地形成於孔1060內部使得孔1060之內側壁及底部係由第一導電層1050完全覆蓋。在其他實施例中，孔1060之內側壁及底部僅部分由第一導電層1050覆蓋且電路基板(Si基板)之一部分在孔1060中暴露。特定言之，在一些實施例中，孔1060之內側壁之一下部分未由第一導電層1050覆蓋。在一些實施例中，第一導電層1050用作用於在後續製程中電鍍之一晶種層。
在一些實施例中，在電路基板1020之前側上方形成具有第一孔1061上方之一或多個開口1101之一第一遮罩層1110，如圖8中所展示。在一些實施例中，第一遮罩層1110係一光阻劑層。
接著，形成一第三導電層1200以填充第一孔1061，如圖9中所展示。在一些實施例中，第三導電層1200包含Au、Ti、Cu、Ag及Ni或其等之合金之一或多個層。在一些實施例中，第三導電層1200係一銅(Cu)或一Cu合金層。在其他實施例中，第三導電層1200由彼此不同之材料所製成之一個、兩個、三個、四個或五個層組成。例如，在一些實施例中，第三導電層1200具有A/B/C/D/E、A/B/C/D、A/B/C、A/B或A (A/B意謂B在A上)之一分層結構，其中A、B、C、D及E之各者表示金屬或金屬材料。在其他實施例中，第三導電層1200由兩個、三個、四個或五個層組成，其中相鄰層係由彼此不同之材料製成。在一些實施例中，藉由電鍍使用第一導電層1050作為一晶種層來形成第三導電層1200。在一些實施例中，如圖9中所展示，第三導電層1200之頂部定位於鈍化層1028之上表面上方。在一些實施例中，第三導電層1200用作一TSV電極。在形成第三導電層1200之後，移除第一遮罩層1100。
接著，如圖10中所展示，在電路基板1020之前側上方形成具有一或多個開口1104之一第二遮罩層1120。在一些實施例中，第二遮罩層1120係一光阻劑層。
接著，形成一第四導電層1210以填充第一孔1061，如圖10中所展示。在一些實施例中，第四導電層1210包含Au、Ti、Cu、Ag及Ni或其等之合金之一或多個層。在一些實施例中，第四導電層1210係一銅(Cu)或一Cu合金層。在其他實施例中，第四導電層1210由彼此不同之材料所製成之一個、兩個、三個、四個或五個層組成。例如，在一些實施例中，第四導電層1210具有A/B/C/D/E、A/B/C/D、A/B/C、A/B或A (A/B意謂B在A上)之一分層結構，其中A、B、C、D及E之各者表示金屬或金屬材料。在其他實施例中，第四導電層1210由兩個、三個、四個或五個層組成，其中相鄰層係由彼此不同之材料製成。在一些實施例中，藉由電鍍使用第一導電層1050作為一晶種層來形成第四導電層1210。在一些實施例中，如圖10中所展示，第四導電層1210電連接至電子電路1025。在一些實施例中，第四導電層1210用作一凸塊下金屬(UMB)層。在形成第四導電層1210之後，移除第二遮罩層1120。
接著，如圖11中所展示，在電路基板1020之前側上方形成具有一或多個開口1106之一第三遮罩層1130。在一些實施例中，第三遮罩層1130係一光阻劑層。如圖11中所展示，第三遮罩層1130覆蓋第三及第四導電層以及第二孔，且藉由一或多個乾式及/或濕式蝕刻操作移除第一、第三及/或第四導電層之不必要部分。藉由此蝕刻操作，使導電層適當地彼此隔離。在蝕刻操作之後，移除第三遮罩層1130，如圖12中所展示。
在一些實施例中，如圖13中所展示，在電路基板1020之前側上方形成一第一接合層1042且經由第一接合層1042將一虛設基板1032接合至電路基板1020。在一些實施例中，第一接合層1042係藉由(例如)一CVD、PVD或ALD製程形成之氧化矽。在一些實施例中，虛設基板1032係一矽基板、一玻璃基板或一陶瓷基板。在一些實施例中，在附接虛設基板1032之後，藉由一適當蝕刻及/或研磨製程薄化虛設基板1032。
此外，如圖14中所展示，經由一第二接合層1040將電路基板20接合至一支撐基板1030。在一些實施例中，第二接合層1040係藉由(例如)一熱氧化製程或一CVD製程形成於支撐基板1030之表面上之氧化矽。在其他實施例中，第二接合層1040係藉由(例如)一CVD製程形成於電路基板1020之背側上。在一些實施例中，第二接合層1040之厚度係在自約500 nm至約5 µm之一範圍內，且在其他實施例中係在自約1 µm至約2 µm之一範圍內。
在一些實施例中，類似於圖1E，在附接支撐基板1030之前，藉由一研磨或一拋光製程薄化電路基板1020之背側。在一些實施例中，薄化之電路基板1020之剩餘厚度係在自約100 µm至約500 µm之一範圍內。在一些實施例中，將支撐基板1030附接至電路基板1020之背側且接著將虛設基板1032附接至電路基板1020之前側。
接著，藉由使用一或多個微影及蝕刻操作使支撐基板30之背側凹陷以形成一凹槽1035，如圖15中所展示。在一些實施例中，蝕刻操作包含電漿乾式蝕刻或濕式蝕刻。在一些實施例中，濕式蝕刻利用氫氧化四甲銨(TMAH)或KOH溶液。
在一些實施例中，類似於圖1G，第二接合層1040用作用於形成凹槽1035之一蝕刻停止層。隨後藉由一合適蝕刻操作移除第二接合層1040。接著，蝕刻電路基板1025之背側以暴露第一及/或第三導電層以及第一接合層1042，如圖15中所展示。在一些實施例中，電路基板1025之蝕刻停止於第一導電層1050且接著進一步蝕刻經暴露之第一導電層1050以暴露第三導電層1200及第一接合層1042。
此外，在一些實施例中，藉由一或多個乾式及/或濕式蝕刻操作使經暴露之第一接合層1042向上凹陷，如圖16中所展示。在一些實施例中，凹陷量D12係與圖2B中所展示之覆蓋量D2相同。
在一些實施例中，類似於圖1I，在一個晶圓上形成複數個MEMS裝置，且藉由鋸切(一切割操作)而將該晶圓切成個別MEMS裝置(晶片)。在一些實施例中，在用於形成凹槽1035之凹槽蝕刻之前執行該切割操作。
在切割操作之後，在凹槽1035、支撐基板1030之底部、晶片之側面及第一孔1061內部形成一第二導電層1055，如圖17中所展示。在一些實施例中，第二導電層1055包含Au、Ti、Cu、Ag及Ni或其等之合金之一或多個層。在一些實施例中，第二導電層1055係形成於Ti層上之一金(Au)層。在其他實施例中，第二導電層1055由彼此不同之材料所製成之一個、兩個、三個、四個或五個層組成。例如，第二導電層1055具有A/B/C/D/E、A/B/C/D、A/B/C、A/B或A (A/B意謂B在A上)之一分層結構，其中A、B、C、D及E之各者表示金屬或金屬材料。在其他實施例中，第二導電層1055由兩個、三個、四個或五個層組成，其中相鄰層係由彼此不同之材料製成。例如，第二導電層1055具有A/B/A/B、A/B/B/A、A/B或A/A之一分層結構。在一些實施例中，第二導電層1055之膜結構係與第一導電層1050之膜結構相同，且在其他實施例中，第二導電層1055之膜結構不同於第一導電層1050之膜結構。在一些實施例中，第一導電層1050之至少一金屬層係與第二導電層1055之至少一金屬層相同。
在一些實施例中，藉由CVD、包含濺鍍之PVD、ALD、鍍覆或任何其他合適膜沉積方法來形成第二導電層1055。在某些實施例中，使用一濺鍍方法。在一些實施例中，第二導電層1055之金屬或金屬層之各者具有在自約2 nm至約100 nm之一範圍內之一厚度。 在一些實施例中，第二導電層1055保形地形成於第一孔1061內部使得第一孔1061之內側壁(其上至少部分形成及暴露第一導電層1050)由第二導電層1055完全覆蓋。在其他實施例中，經暴露之第一孔1061之內側壁僅部分由第二導電層1055覆蓋且第一導電層1050之一部分在第一孔1061中暴露。由於第二導電層1055係在切割操作之後形成，故第二導電層1055經形成於晶片之側面上。在一些實施例中，第二導電層1055用作用於在後續製程中電鍍之一晶種層。
接著，如圖18中所展示，在電路基板1020之背側上方在凹槽中形成具有第二孔1062 (其中填充第三導電層1200)上方之一或多個開口1107之一第四遮罩層1140。在一些實施例中，第四遮罩層1140係一光阻劑層。接著，在開口1107之底部處在第二導電層1055上形成一第五導電層1220，如圖18中所展示。在一些實施例中，第五導電層1220包含Au、Ti、Cu、Ag及Ni或其等之合金之一或多個層。在一些實施例中，第五導電層1220係一銅(Cu)或一Cu合金層。在其他實施例中，第五導電層1220由彼此不同之材料所製成之一個、兩個、三個、四個或五個層組成。例如，在一些實施例中，第五導電層1220具有A/B/C/D/E、A/B/C/D、A/B/C、A/B或A (A/B意謂B在A上)之一分層結構，其中A、B、C、D及E之各者表示金屬或金屬材料。在其他實施例中，第五導電層1220由兩個、三個、四個或五個層組成，其中相鄰層係由彼此不同之材料製成。在一些實施例中，藉由電鍍使用第二導電層1055作為一晶種層來形成第五導電層1220。在形成第五導電層1220之後，移除第四遮罩層1140。
接著，如圖19中所展示，在電路基板1020之背側上方形成具有一或多個開口1108之一第五遮罩層1150。在一些實施例中，第五遮罩層1150係一光阻劑層。如圖19中所展示，第五遮罩層1150覆蓋第五導電層1220及第二孔，且藉由一或多個乾式及/或濕式蝕刻操作移除第二及/或第五導電層之不必要部分。藉由此蝕刻操作，使導電層適當地彼此隔離。在蝕刻操作之後，移除第五遮罩層1150，如圖20中所展示。
此外，在一些實施例中，在凹槽1035中經由接合電極1230將一或多個半導體積體電路(IC)附接至TSV電極1200，如圖21中所展示。在一些實施例中，半導體IC包含其上橫向地設置或垂直地堆疊一或多個記憶體晶片以及控制電路之一基板，且在其他實施例中，半導體IC包含其上橫向地設置或垂直地堆疊各種電路(諸如一驅動器電路、一邏輯電路或任何其他電子電路)之一基板。在一些實施例中，半導體IC完全設置於凹槽1035內。在一些實施例中，IC經封裝，而在其他實施例中，IC係未經樹脂包覆成型之裸晶片。
接著，如圖22中所展示，移除虛設基板1032及第一接合層1042。此外，在一些實施例中，在電路基板1020之前側處經由接合電極1240將一或多個半導體積體電路(IC)附接至TSV電極1200，如圖23中所展示。在一些實施例中，半導體IC包含其上橫向地設置或垂直地堆疊一或多個處理器(例如，中央處理單元、微處理單元、圖形處理單元(GPU)等)之一基板，且在其他實施例中，半導體IC包含其上橫向地設置或垂直地堆疊諸如一驅動器電路(例如，電源管理IC (PMIC))、一邏輯電路或任何其他電子電路之各種電路之一基板。在一些實施例中，IC經封裝，而在其他實施例中，IC係未經樹脂包覆成型之裸晶片。
此外，在一些實施例中，如圖24A中所展示，在電路基板1020之前側處設置一或多個散熱器1300。在一些實施例中，散熱器1300係直接地或經由熱量傳送材料及/或接合材料之一或多個層與半導體IC接觸。在一些實施例中，散熱器1300經由一凸塊電極1250連接至第三導電層(UBM層) 1210，如圖24A中所展示。
圖24B係未展示圖24A中所展示之MEMS裝置之一些層/元件之一平面視圖(俯視圖)。如圖24B中所展示，其內部由第一及第二導電層覆蓋之熱消散孔1061 (第一孔)圍繞半導體IC (例如，IC-1及IC-2，IC兩者擇一或兩者同時在電路基板20之前側或背側上方)。
在一些實施例中，在圖24A之區域A2處之第一導電層1050、第二導電層1055之結構及組態係與圖2B、圖2C及圖2D中所展示之第一導電層50及第二導電層55之結構及組態相同，且如上闡述之詳細描述併入於本文中。
在其他實施例中，關於圖1K至圖1P闡述之操作亦適用於圖5至圖24B之實施例。
在本揭露之實施例中，在一MEMS裝置中，由於第一及第二導電層彼此耦合且部分或完全覆蓋貫穿孔之內側壁，故可改良熱消散。在一些實施例中，由於熱消散孔之內壁係連續地或完全由一或多個導電層覆蓋，故可改良MEMS裝置之熱消散效率。
本文中所描述之各項實施例或實例提供優於現有技術之數個優點，如上文所闡述。將理解，在本文中未必已論述所有優點，並非所有實施例或實例需要特定優點，且其他實施例或實例可提供不同優點。
根據本揭露之一項態樣，一種微機電系統(MEMS)包含：一電路基板，其包括電子電路；一支撐基板，其具有一凹槽；一接合層，其設置於該電路基板與該支撐基板之間；貫穿孔，其等穿過該電路基板至該凹槽；一第一導電層，其設置於該電路基板之一前側上；及一第二導電層，其設置於該凹槽之一內壁上。該第一導電層延伸至該等貫穿孔中且該第二導電層延伸至該等貫穿孔中且耦合至該第一導電層。在前述及以下實施例之一或多者中，該接合層包含氧化矽。在前述及以下實施例之一或多者中，在該凹槽中，未設置接合層，且該電路基板之一底部係與該第二導電層接觸。在前述及以下實施例之一或多者中，該第二導電層在該等貫穿孔中與該第一導電層重疊。在前述及以下實施例之一或多者中，該第二導電層連續覆蓋該支撐基板之一底部且至少部分覆蓋該MEMS之一外側面。在前述及以下實施例之一或多者中，該第二導電層完全覆蓋該接合層之一側面。在前述及以下實施例之一或多者中，該第一導電層及該第二導電層之各者包含Au、Ti、Ni、Ag及Cu或其等之合金之一或多個層。在前述及以下實施例之一或多者中，該第一導電層之該一或多個層之一組態不同於該第二導電層之該一或多個層。在前述及以下實施例之一或多者中，該第一導電層之該一或多個層之一組態係與該第二導電層之該一或多個層相同。
根據本揭露之另一態樣，一種MEMS包含：一電路基板，其包括電子電路；一鈍化層，其設置於該電路基板上方；一支撐基板，其具有一凹槽；貫穿孔，其等穿過該電路基板至該凹槽；及一導電層，其覆蓋該鈍化層、該等貫穿孔之內側壁、該凹槽之一內壁及該MEMS之一側面之至少一部分。在前述及以下實施例之一或多者中，該MEMS之該側面之一部分未由該導電層覆蓋。在前述及以下實施例之一或多者中，該導電層包含Au、Ti、Ni、Ag及Cu之一或多個層。在前述及以下實施例之一或多者中，整個該導電層係由一種材料製成。在前述及以下實施例之一或多者中，該等貫穿孔之該等內側壁上之該導電層之一厚度係不均勻的。在前述及以下實施例之一或多者中，該MEMS進一步包含設置於該電路基板與該支撐基板之間的一絕緣層。在前述及以下實施例之一或多者中，該電路基板及該支撐基板係一單個基板之部分。
根據本揭露之另一態樣，在一種製造一MEMS之方法中，在一第一基板之一前側上方形成電子電路；形成穿透至該第一基板中之孔；在該第一基板之該前側上方及在該等孔之內側壁之至少部分上形成一第一導電層；用一填充材料填充該等孔；薄化該第一基板之一背側；將一第二基板接合至該第一基板之該背側使得一接合層插置於其等之間；在該第二基板中形成一凹槽使得暴露該第一基板之一底部；藉由移除該填充材料來形成貫穿孔；及在該凹槽之一內壁上及在該等貫穿孔之內側壁之未由該第一導電層覆蓋之至少一部分上形成一第二導電層。在前述及以下實施例之一或多者中，在形成該第二導電層之前，執行一切割製程以切出MEMS。在前述及以下實施例之一或多者中，亦在MEMS之一切斷側面上形成該第二導電層。在前述及以下實施例之一或多者中，藉由一濺鍍製程製成該等第一及第二導電層之至少一者。
根據本揭露之另一態樣，一種半導體裝置包含：一電路基板，其包括電子電路；一支撐基板，其具有一凹槽；一接合層，其設置於該電路基板與該支撐基板之間；貫穿孔，其等穿過該電路基板至該凹槽；貫穿通路，其等由一導電材料製成且穿過該電路基板；一第一導電層，其設置於該電路基板之一前側上；一第二導電層，其設置於該凹槽之一內壁上；一第一半導體積體電路(IC)，其設置於該電路基板之一前側上且耦合至該等貫穿通路之至少一者；及一第二半導體IC，其設置於該凹槽內該電路基板之一背側上且耦合至該等貫穿通路之至少一者。在前述及以下實施例之一或多者中，該第一導電層延伸至該等貫穿孔中且該第二導電層延伸至該等貫穿孔中且耦合至該第一導電層。在前述及以下實施例之一或多者中，該接合層包含氧化矽，且在該凹槽中，未設置接合層且該電路基板之一底部係與該第二導電層接觸。在前述及以下實施例之一或多者中，該第二導電層在該等貫穿孔中與該第一導電層重疊。在前述及以下實施例之一或多者中，該第二導電層連續覆蓋該支撐基板之一底部且至少部分覆蓋該半導體裝置之一外側面。在前述及以下實施例之一或多者中，該第二導電層完全覆蓋該接合層之一側面。在前述及以下實施例之一或多者中，該第一導電層及該第二導電層之各者包含Au、Ti、Ni、Ag及Cu或其等之合金之一或多個層。在前述及以下實施例之一或多者中，該第一導電層之該一或多個層之一組態不同於該第二導電層之該一或多個層。在前述及以下實施例之一或多者中，該第一導電層之該一或多個層之一組態係與該第二導電層之該一或多個層相同。
根據本揭露之另一態樣，一種半導體裝置包含：一電路基板，其包括電子電路；一鈍化層，其設置於該電路基板上方；一支撐基板，其具有一凹槽；貫穿孔，其等穿過該電路基板至該凹槽；貫穿通路，其等由一導電材料製成且穿過該電路基板；一第一半導體積體電路(IC)，其設置於該電路基板之一前側上且耦合至該等貫穿通路之至少一者；一第二半導體IC，其設置於該凹槽內該電路基板之一背側上且耦合至該等貫穿通路之至少一者；及一導電層，其覆蓋該鈍化層、該等貫穿孔之內側壁、該凹槽之一內壁及該半導體裝置之一側面之至少一部分。在前述及以下實施例之一或多者中，該半導體裝置之該側面之一部分未由該導電層覆蓋。在前述及以下實施例之一或多者中，該導電層包含Au、Ti、Ni、Ag及Cu之一或多個層。在前述及以下實施例之一或多者中，該導電層整體係由一種材料製成。在前述及以下實施例之一或多者中，該等貫穿孔之該等內側壁上之該導電層之一厚度係不均勻的。在前述及以下實施例之一或多者中，該半導體裝置進一步包含設置於該電路基板與該支撐基板之間的一絕緣層。在前述及以下實施例之一或多者中，在平面視圖中，該等貫穿孔圍繞該第一半導體IC。
根據本揭露之另一態樣，一種半導體裝置包含：一電路基板，其包括電子電路；一鈍化層，其設置於該電路基板上方；一支撐基板，其具有一凹槽；貫穿孔，其等穿過該電路基板至該凹槽；貫穿通路，其等由一導電材料製成且穿過該電路基板；一第一半導體積體電路(IC)，其設置於該電路基板之一前側上且耦合至該等貫穿通路之至少一者；一熱輻射體，其耦合至該第一半導體IC；及一導電層，其覆蓋該鈍化層、該等貫穿孔之內側壁、該凹槽之一內壁及該半導體裝置之一側面之至少一部分。在前述及以下實施例之一或多者中，該熱輻射體經由一或多個導電層耦合至該電路基板而未插置任何半導體IC。在前述及以下實施例之一或多者中，該等貫穿通路之該導電材料包含Cu或一Cu合金之一或多個層。在前述及以下實施例之一或多者中，該等貫穿通路自該鈍化層之一上表面突出。
根據本揭露之另一態樣，在一種製造一半導體裝置之方法中，在一第一基板之一前側上形成電子電路；形成穿透至該第一基板中之第一孔及第二孔；在該第一基板之該前側上方及在該等第一及第二孔之內側壁之至少部分上形成一第一導電層；藉由用一導電材料填充該等第二孔同時覆蓋該等第一孔來形成貫穿通路；將一第二基板接合至該第一基板之該前側使得一第一接合層插置於其等之間；將一第三基板接合至該第一基板之該背側使得一第二接合層插置於其等之間；在該第三基板中形成一凹槽使得暴露該第一基板之一部分；使該第一接合材料在該等第一孔中凹陷；及在該凹槽之一內壁上及在該等第一孔之內側壁之至少一部分上形成一第二導電層。在前述及以下實施例之一或多者中，在該凹槽內該等貫穿通路之底部上形成底部電極，且將一或多個半導體積體電路(IC)附接至該等底部電極。在前述及以下實施例之一或多者中，在該等貫穿通路之頂部上該第一基板之該前側處形成上部電極，將一或多個第一半導體積體電路(IC)附接至該等上部電極。在前述及以下實施例之一或多者中，將一熱輻射體附接至該一或多個第一半導體IC及至該第一基板。
前文概述若干實施例或實例之特徵，使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可易於使用本揭露作為用於設計或修改其他製程及結構以用於實行本文中介紹之實施例或實例之相同目的及/或達成其相同優點的一基礎。熟習此項技術者亦應認識到此等等效構造不脫離本揭露之精神及範疇，且其等可在本文中做出各種改變、替代及更改而不脫離本揭露之精神及範疇。
10A:微機電系統(MEMS)裝置 20:電路基板 20’:裝置層 22:基板 25:電子電路/互補式金屬氧化物半導體(CMOS)電路 28:鈍化膜 29:遮罩圖案 30:支撐基板 30’:塊體層 35:凹槽/腔 40:絕緣層/接合層 40’:氧化物層 50:第一導電層 55:第二導電層 60:孔 65:貫穿孔 120:貫穿矽通路(TSV)孔 130:第一導電層 140:填充層/填充材料/填充材料層 500:電子束 1020:電路基板 1025:電子電路 1028:鈍化膜/鈍化層 1030:支撐基板 1032:虛設基板 1035:凹槽 1040:第二接合層 1042:第一接合層 1050:第一導電層 1055:第二導電層 1060:孔 1061:第一孔/熱消散孔 1062:第二孔 1101:開口 1104:開口 1106:開口 1107:開口 1108:開口 1110:第一遮罩層 1120:第二遮罩層 1130:第三遮罩層 1140:第四遮罩層 1150:第五遮罩層 1200:第三導電層/貫穿矽通路(TSV)電極 1210:第四導電層 1220:第五導電層 1230:接合電極 1240:接合電極 1250:凸塊電極 1300:散熱器 A1:區域 A2:區域 D1:覆蓋量 D2:覆蓋量 D3:重疊量 D4:距離 D5:距離 D12:凹陷量 T1:深度 T2:總厚度 T3:直徑 θ1:角度
當結合附圖閱讀時自以下[實施方式]最佳理解本揭露。應強調，根據行業中之標準實踐，各種構件未按比例繪製且僅用於圖解說明目的。事實上，為了清楚論述，可任意增大或減小各種構件之尺寸。
圖1A、圖1B、圖1C、圖1D、圖1F、圖1G、圖1H、圖1I及圖1J展示根據本揭露之一實施例之用於一MEMS裝置之一循序製造操作之各種階段的示意性剖面圖。
圖1K、圖1L、圖1M、圖1N、圖1O及圖1P展示根據本揭露之另一實施例之用於一MEMS裝置之一循序製造操作之各種階段的示意性剖面圖。
圖2A、圖2B、圖2C及圖2D展示根據本揭露之實施例之MEMS裝置之示意性剖面圖。
圖3A、圖3B、圖3C及圖3D展示根據本揭露之一實施例之用於一MEMS裝置之一循序製造操作之各種階段的示意性剖面圖。
圖4A及圖4B展示根據本揭露之實施例之MEMS裝置之示意性剖面圖。
圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20、圖21、圖22、圖23及圖24A展示根據本揭露之一實施例之用於一MEMS裝置之一循序製造操作之各種階段的示意性剖面圖且圖24B展示一平面視圖。
10A:微機電系統(MEMS)裝置
20:電路基板
25:電子電路/互補式金屬氧化物半導體(CMOS)電路
28:鈍化膜
30:支撐基板
35:凹槽/腔
40:絕緣層/接合層
50:第一導電層
55:第二導電層
65:貫穿孔
A1:區域

Claims (10)

  1. 一種微機電系統(MEMS)，其包括：一電路基板，其包括電子電路；一支撐基板，其具有一凹槽；一接合層，其設置於該電路基板與該支撐基板之間；貫穿孔，其等穿過該電路基板至該凹槽；一第一導電層，其設置於該電路基板之一前側上；及一第二導電層，其設置於該凹槽之一內壁上，其中該第一導電層延伸至該等貫穿孔中且該第二導電層延伸至該等貫穿孔中且耦合至該第一導電層。
  2. 如請求項1之MEMS，其中該接合層包含氧化矽。
  3. 如請求項1之MEMS，其中該第二導電層在該等貫穿孔中與該第一導電層重疊。
  4. 如請求項1之MEMS，其中該第二導電層連續覆蓋該支撐基板之一底部且至少部分覆蓋該MEMS之一外側面。
  5. 如請求項1之MEMS，其中該第一導電層及該第二導電層之各者包含Au、Ti、Ni、Ag及Cu或其等之一合金之一或多個層。
  6. 一種微機電系統(MEMS)，其包括：一電路基板，其包括電子電路；一鈍化層，其設置於該電路基板上；一支撐基板，其具有一凹槽；貫穿孔，其等穿過該電路基板至該凹槽；及一導電層，其覆蓋該鈍化層、該等貫穿孔之內側壁、該凹槽之一內壁及該MEMS之一側面之至少一部分。
  7. 如請求項6之MEMS，其中該MEMS之該側面之一部分未由該導電層覆蓋。
  8. 如請求項6之MEMS，其中該等貫穿孔之該等內側壁上之該導電層之一厚度係不均勻的。
  9. 一種製造一微機電系統(MEMS)之方法，其包括：在一電路基板之一前側上形成電子電路；形成穿透至該電路基板中之孔；在該電路基板之該前側上及在該等孔之內側壁之至少部分上形成一第一導電層；用一填充材料填充該等孔；薄化該電路基板之一背側；將一支撐基板接合至該電路基板之該背側使得一接合層插置於該電路基板與該支撐基板之間； 在該支撐基板中形成一凹槽使得暴露該電路基板之一底部；藉由移除該填充材料來形成貫穿孔；及在該凹槽之一內壁上及在該等貫穿孔之內側壁之未由該第一導電層覆蓋之至少一部分上形成一第二導電層。
  10. 如請求項9之方法，其中該電路基板具有形成於其上之複數個MEMS，且該方法進一步包括在形成該第二導電層之前執行一切割製程以分離該複數個MEMS。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220259037A1 (en) * 2021-02-12 2022-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Arched Membrane Structure for MEMS Device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201344818A (zh) * 2012-04-16 2013-11-01 Taiwan Semiconductor Mfg 半導體裝置封裝結構及其製造方法
US20160297674A1 (en) * 2015-04-10 2016-10-13 Memsic, Inc. Wafer level chip scale packaged micro-electro-mechanical-system (mems) device and methods of producing thereof
TW201733056A (zh) * 2016-03-01 2017-09-16 精材科技股份有限公司 晶片封裝體及其製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646067A (en) * 1995-06-05 1997-07-08 Harris Corporation Method of bonding wafers having vias including conductive material
EP1383158B1 (en) 2002-07-16 2014-09-10 Canon Kabushiki Kaisha Charged-particle beam lens
JP3834271B2 (ja) 2002-07-16 2006-10-18 キヤノン株式会社 マルチ荷電ビームレンズ及びこれを用いた荷電粒子線露光装置ならびにデバイス製造方法
JP4501464B2 (ja) 2003-04-25 2010-07-14 株式会社デンソー 厚膜回路基板、その製造方法および集積回路装置
US7906404B2 (en) 2008-11-21 2011-03-15 Teledyne Scientific & Imaging, Llc Power distribution for CMOS circuits using in-substrate decoupling capacitors and back side metal layers
US8587077B2 (en) 2012-01-02 2013-11-19 Windtop Technology Corp. Integrated compact MEMS device with deep trench contacts
US9249011B2 (en) 2012-03-30 2016-02-02 Hitachi, Ltd. Process for fabricating MEMS device
JP2013232483A (ja) * 2012-04-27 2013-11-14 Koito Mfg Co Ltd 回路基板及び回路基板の製造方法
JP6286169B2 (ja) * 2013-09-26 2018-02-28 新光電気工業株式会社 配線基板及びその製造方法
US9881905B2 (en) 2014-04-21 2018-01-30 Research Triangle Institute Electronic packages with three-dimensional conductive planes, and methods for fabrication
JP6446934B2 (ja) 2014-09-18 2019-01-09 大日本印刷株式会社 導電材スルーホール基板及びその製造方法
US10354980B1 (en) 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201344818A (zh) * 2012-04-16 2013-11-01 Taiwan Semiconductor Mfg 半導體裝置封裝結構及其製造方法
US20160297674A1 (en) * 2015-04-10 2016-10-13 Memsic, Inc. Wafer level chip scale packaged micro-electro-mechanical-system (mems) device and methods of producing thereof
TW201733056A (zh) * 2016-03-01 2017-09-16 精材科技股份有限公司 晶片封裝體及其製造方法

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