CN106684132A - 基于有源区沟槽结构的碳化硅双极型晶体管及其制作方法 - Google Patents

基于有源区沟槽结构的碳化硅双极型晶体管及其制作方法 Download PDF

Info

Publication number
CN106684132A
CN106684132A CN201611245751.5A CN201611245751A CN106684132A CN 106684132 A CN106684132 A CN 106684132A CN 201611245751 A CN201611245751 A CN 201611245751A CN 106684132 A CN106684132 A CN 106684132A
Authority
CN
China
Prior art keywords
base
silicon carbide
table top
launch
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201611245751.5A
Other languages
English (en)
Other versions
CN106684132B (zh
Inventor
元磊
李钊君
宋庆文
汤晓燕
张艺蒙
张玉明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xidian University
Original Assignee
Xidian University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xidian University filed Critical Xidian University
Priority to CN201611245751.5A priority Critical patent/CN106684132B/zh
Publication of CN106684132A publication Critical patent/CN106684132A/zh
Application granted granted Critical
Publication of CN106684132B publication Critical patent/CN106684132B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • H01L29/732Vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)

Abstract

本发明公开了基于有源区沟槽结构的碳化硅双极型晶体管及其制作方法,属于微电子技术领域。可以解决现有的碳化硅双极型晶体管存在薄基区结构可能会导致低的击穿电压的问题。包括:N+发射区,设置在所述基区上表面,包括呈倾斜槽型的器件沟槽,呈垂直槽型的发射区台面和器件隔离区;基极P+注入区,设置在所述发射区台面下表面,且位于所述基区内;所述器件沟槽设置在所述N+发射区,且延伸至所述N‑集电区上部;所述器件隔离区设置在所述基区,且延伸至所述N‑集电区上部。

Description

基于有源区沟槽结构的碳化硅双极型晶体管及其制作方法
技术领域
本发明属于微电子技术领域,涉及半导体器件,特别是基于有源区沟槽结构的碳化硅双极型晶体管及其制作方法。
背景技术
随着电力电子技术的快速发展,大功率半导体器件的需求越来越显著。由于材料的限制,传统的硅器件特性已经到达它的理论极限,碳化硅是最近十几年来迅速发展起来的宽禁带半导体材料,它具有宽禁带、高热导率、高载流子饱和迁移率、高功率密度等优点,能够适用于大功率、高温及抗辐照等应用领域。其中,基于氧化层的MOSFET(英文为:Metal-Oxide-Semiconductor Field-Effect Transistor,中文简称:半导体场效晶体管)的开关器件的电流处置能力较小,同时不适合高温环境(200-350℃)的应用。
碳化硅双极型晶体管属于常关的双极型载流子器件,它避开了碳化硅MOSFET遇到的栅氧问题,理论工作温度能达到500℃以上。同时,和其他开关器件相比,其制作工艺比较成熟。已在开关稳压电源、电能转换、汽车电子以及功率放大器等方面取得了广泛的应用。
然而,碳化硅双极型晶体管的研制仍然存在很多问题。作为电流驱动开关器件,为了减少驱动电路的功率损耗,提高BJTs的电流增益很重要。在过去十年里,已经报道了一些增加电流增益的方法:例如双基极外延层,薄的基区结构,DLP热氧化以及超结晶体管。然而,双基极结构需要额外的外延生长和精密的刻蚀工艺,薄基区结构可能会导致低的击穿电压。因此,没有一个实际的新型结构可以同时提高器件性能并且易于制造。
综上所述,现有的碳化硅双极型晶体管存在薄基区结构可能会导致低的击穿电压的问题。
发明内容
本发明的目的在于针对上述存在的问题,提成基于有源区沟槽结构的碳化硅双极型晶体管及其制作方法,以提高器件电流增益,同时提高击穿电压。
本发明实施例提供基于有源区沟槽结构的碳化硅双极型晶体管,包括:
N+衬底;
N-集电区,设置在所述N+衬底上表面;
基区,设置在所述N-集电区上表面;
N+发射区,设置在所述基区上表面,包括呈倾斜槽型的器件沟槽,呈垂直槽型的发射区台面和器件隔离区;
基极P+注入区,设置在所述发射区台面下表面,且位于所述基区内;
所述器件沟槽设置在所述N+发射区,且延伸至所述N-集电区上部;
所述器件隔离区设置在所述基区,且延伸至所述N-集电区上部;
氧化层,设置在所述N+发射区,所述发射区台面和所述器件隔离区上表面,覆盖所述器件沟槽,并且在所述发射区台面和所述N+发射区开设有接触孔;
基极接触金属,设置在所述基极P+注入区上表面,且位于所述发射区台面内,两侧分别与所述氧化层相连;
发射极接触金属,分别设置在覆盖所述氧化层的器件沟槽上表面,所述器件隔离区上表面以及与所述器件隔离区相邻的所述发射区台面上表面;所述器件沟槽上表面设置的所述发射极接触金属一侧与覆盖在所述发射区台面上的氧化层相连;
集电极,位于所述N+衬底下表面。
优选地,所述器件沟槽的深度介于3.6~5.1μm之间,底部宽度介于0.5~0.6μm之间,倾斜角度介于15°~30°之间。
优选地,所述的氧化物为SiO2,且厚度为500nm。
本发明实施例还提供基于有源区沟槽结构的碳化硅双极型晶体管制作方法,包括:
采用ICP刻蚀工艺,对N+发射区进行刻蚀,分别形成发射区台面和侧壁倾斜的第一沟槽结构,其中,所述侧壁倾斜角度介于15°~30°之间,所述第一沟结构槽刻蚀深度介于1.6~2.1μm之间;
采用ICP刻蚀工艺,对所述基区进行刻蚀,分别形成器件隔离槽和侧壁倾斜的第二沟槽结构,其中,所述侧壁倾斜角度介于15°~30°之间,所述第二沟槽结构刻蚀深度介于2~3μm之间,所述第一沟槽结构和所述第二沟槽结构组成器件沟槽;
基区中进行多次离子注入,所述多次离子注入后的所述基区形成基极P+注入区;其中,所述多次离子注入的条件为,注入杂质为铝离子,注入深度为0.15μm,掺杂浓度1×1020cm-3,注入温度650℃。
优选地,所述采用ICP刻蚀工艺,对所述基区进行刻蚀之前,还包括:
在N+碳化硅衬底上生长厚度为6~7μm、氮离子掺杂浓度为3×1015~1×1016cm-3的N-集电区层;其中,所述N-集电区层的生长条件为:温度为1600℃,压力100mbar,反应气体包括硅烷和丙烷,载运气体为纯氢气,杂质源为液态氮气;
在所述N-集电区外延生长厚度为0.6~0.8μm、铝离子掺杂浓度5×1016~5×1017cm-3的基区,其中,所述基区的生长条件为:温度为1600℃,压力100mbar,反应气体包括硅烷和丙烷,载运气体为纯氢气,杂质源为三甲基铝;
在所述基区上生长厚度为1.5~2μm、氮离子掺杂浓度为1×1019~2×1019cm-3的N+发射区层;其中,所述N+发射区层的生长条件为:温度为1600℃,压力100mbar,反应气体包括硅烷和丙烷,载运气体为纯氢气,杂质源为液态氮气。
本发明实施例中,提供了基于有源区沟槽结构的碳化硅双极型晶体管器件及其制作方法,由于增加了具有倾斜角度的有源区器件沟槽,增大了加速电子在基区输运的电场,从而提高了器件的基区传输效率和电流增益;由于在器件隔离区底部引入了场板终端保护结构,有效地缓解了此处的电场集中现象,使得器件击穿电压提高;同时,有源区沟槽结构与传统结构器件制造工艺兼容,无需额外制造步骤。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的基于有源区沟槽结构的碳化硅双极型晶体管结构示意图;
图2A~图2I为本发明实施例提供的制作有源区沟槽结构的碳化硅双极型晶体管工艺示意图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
图1为本发明实施例提供的基于有源区沟槽结构的碳化硅双极型晶体管结构示意图,如图1所示,本发明实施例提供的基于有源区沟槽结构的碳化硅双极型晶体管,主要包括:N+衬底101,N-集电区102,基区103,N+发射区104,发射区台面105,器件沟槽,器件隔离区106,基极P+注入区107,氧化层108,基极接触金属109,集电极110,发射极接触金属111。
以下结合图1,对本发明实施例提供的有源区沟槽结构的碳化硅双极型晶体管的具体结构进行详细介绍:
位于集电极110上的N+衬底101,N-集电区102,设置在N+衬底101上表面;基区103,设置在N-集电区102上表面。
具体地,N+发射区104,设置在基区103上表面,包括呈倾斜槽型的器件沟槽,呈垂直槽型的发射区台面105和器件隔离区106;进一步地,基极P+注入区107,设置在发射区台面105下表面,且位于基区103内;器件沟槽设置在N+发射区104,且延伸至N-集电区102上部;器件隔离106设置在N+发射区104,且延伸至N-集电区102上部。
具体地,氧化层108,设置在N+发射区104,发射区台面105和器件隔离区106上表面,覆盖器件沟槽,并且在发射区台面105和N+发射区104开设有接触孔覆盖在器件沟槽上表面;
基极接触金属109,设置在基极P+注入区107上表面,且位于发射区台面105内,两侧分别与氧化层108相连;发射极接触金属111,分别设置在覆盖氧化层108的器件沟槽上表面,器件隔离区106上表面以及与器件隔离区106相邻的发射区台面105上表面;器件沟槽上表面设置的发射极接触金属111一侧与覆盖在发射区台面105上的氧化层108相连。
需要说明的是,N+衬底101为高掺杂的N型碳化硅衬底片;N+衬底101的上面为厚度是6~7μm、氮离子掺杂浓度是3×1015~1×1016cm-3的N-集电区102;N-集电区102上面为厚度是0.6~0.8μm、铝离子掺杂浓度为5×1016~5×1017cm-3的基区103;N-集电区102一侧是厚度为2~3μm的器件隔离区106;基区103上面为厚度是1.5~2μm、氮离子掺杂浓度为1×1019~2×1019cm-3的发射区104;在发射区104一侧是厚度为1.6~2.1μm的发射区台面105;在基区103表面的一侧是由高剂量离子注入形成的厚度为0.15μm,铝离子掺杂浓度为1×1020cm-3的基极P+注入区107;在基极P+注入区107上面由厚度分别为100nm/100nm/300nm的Ni/Ti/Al合金形成的基极接触金属109;在N-集电区102、基区103和发射区104垂直方向有一个隔离刻蚀形成的深度为3.6~5.1μm、侧壁倾斜角度为15°~30°的器件沟槽,器件沟槽上面淀积厚度为500nm的氧化层108;在衬底背面淀积500nm的Ni金属,作为集电极的接触金属层110;在沟槽SiO2层及器件隔离槽SiO2层表面淀积500nm的Ni金属,作为发射极的接触金属层111。
图2A~图2I为本发明实施例提供的制作有源区沟槽结构的碳化硅双极型晶体管工艺示意图。基于相同的发明构思,以下以实施例一~三并结合附图2A~图2I,对本发明实施例提供的基于有源区沟槽结构的碳化硅双极型晶体管制作方法进行详细介绍。
实施例一
第1步,在N+衬底101片上外延生长N-集电区102。具体地,如图2A所示,先对N+衬底101进行RCA标准清洗;再在N+衬底101正面上用低压热壁化学气相淀积法外延生长厚度为6μm、氮离子掺杂浓度为3×1015cm-3的N-集电区102。
需要说明的是,N-集电区102的生长条件为:其外延工艺条件是:温度为1600℃,压力100mbar,反应气体是硅烷和丙烷,载运气体为纯氢气,杂质源为液态氮气。
需要说明的是,RCA标准清洗法是1965年由Kern和Puotinen等人在N.J.Princeton的RCA实验室首创的,并由此而得名。RCA是一种典型的、至今仍为最普遍使用的湿式化学清洗法,该清洗法主要包括以下几种清洗液。
(1)、SPM:H2SO4/H2O2120~150℃SPM具有很高的氧化能力,可将金属氧化后溶于清洗液中,并能把有机物氧化生成CO2和H2O。用SPM清洗硅片可去除硅片表面的重有机沾污和部分金属,但是当有机物沾污特别严重时会使有机物碳化而难以去除。
(2)、HF(DHF):HF(DHF)20~25℃DHF可以去除硅片表面的自然氧化膜,因此,附着在自然氧化膜上的金属将被溶解到清洗液中,同时DHF抑制了氧化膜的形成。因此可以很容易地去除硅片表面的Al,Fe,Zn,Ni等金属,DHF也可以去除附着在自然氧化膜上的金属氢氧化物。用DHF清洗时,在自然氧化膜被腐蚀掉时,硅片表面的硅几乎不被腐蚀。
(3)、APM(SC-1):NH4OH/H2O2/H2O 30~80℃由于H2O2的作用,硅片表面有一层自然氧化膜(SiO2),呈亲水性,硅片表面和粒子之间可被清洗液浸透。由于硅片表面的自然氧化层与硅片表面的Si被NH4OH腐蚀,因此附着在硅片表面的颗粒便落入清洗液中,从而达到去除粒子的目的。在NH4OH腐蚀硅片表面的同时,H2O2又在氧化硅片表面形成新的氧化膜。
(4)、HPM(SC-2):HCl/H2O2/H2O 65~85℃用于去除硅片表面的钠、铁、镁等金属沾污。在室温下HPM就能除去Fe和Zn。
清洗的一般思路是首先去除硅片表面的有机沾污,因为有机物会遮盖部分硅片表面,从而使氧化膜和与之相关的沾污难以去除;然后溶解氧化膜,因为氧化层是"沾污陷阱",也会引入外延缺陷;最后再去除颗粒、金属等沾污,同时使硅片表面钝化。
第2步,在N-集电区102上外延生长基区103。具体地,如图2B所示,在N-集电区102上用低压热壁化学气相淀积法外延生长厚度为0.6μm、铝离子掺杂浓度为5×1016cm-3的基区103。
需要说明的是,基区103的生长工艺条件是:温度为1600℃,压力为100mbar,反应气体采用硅烷和丙烷,载运气体采用纯氢气,杂质源为三甲基铝。
第3步,在基区103上外延生长N+发射区104。具体地,如图2C所示,在基区103上用低压热壁化学气相淀积法外延生长厚度为1.5μm、氮离子掺杂浓度为1×1019cm-3的N+发射区104。
需要说明的是,N+发射区104的生长工艺条件是:温度为1600℃,压力100mbar,反应气体是硅烷和丙烷,载运气体为纯氢气,杂质源为液态氮气。
第4步,刻蚀第一沟槽和发射区台面105。具体地,如图2D所示,采用ICP刻蚀工艺,对N+发射区104进行刻蚀,分别形成侧壁倾斜的第一沟槽结构和发射区台面105,刻蚀的第一沟槽侧壁倾斜角度为15°,深度为1.6μm。
需要说明的是,ICP(英文为:inductively coupled plasma,中文为:感应耦合等离子体)刻蚀工艺:是微机电系统器件加工中的关键技术之一,由于其控制精度高、大面积刻蚀均匀性好,刻蚀垂直度好,污染少和刻蚀表面平整光滑等优点,常用于刻蚀高深宽比结构。
第5步,刻蚀第二沟槽和器件隔离区106。具体地,如图2E所示,采用ICP刻蚀工艺,对基区103进行刻蚀,分别形成侧壁倾斜的第二沟槽结构和器件隔离区106。
需要说明的是,第一沟槽和第二沟槽组成了器件沟槽;刻蚀的沟槽侧壁倾斜角度为15°,深度为2μm。
第6步,在基区103中多次选择性铝离子注入,形成基区103的基极P+注入区107。具体地,如图2F所示,包括以下步骤:
(6.1)用低压化学汽相淀积方式在整个碳化硅表面淀积一层厚度为0.2μm的SiO2,再淀积厚度为0.7μm的Al作为基极P+注入区107铝离子注入的阻挡层,并通过光刻和刻蚀形成基极P+注入区107;
(6.2)在650℃的温度下进行2次铝离子注入,注入的剂量分别为1.2×1014cm-2和4.1×1013cm-2,对应的能量分别为110keV和40keV;
(6.3)采用RCA清洗标准对碳化硅表面依次进行清洗、烘干和C膜保护,并在1700~1750℃氩气氛围中作15min的离子激活退火。
第7步,淀积形成表面氧化层108。具体地,如图2G所示,在整个碳化硅片淀积SiO2后,进行光刻,并刻蚀出接触窗口。
第8步,淀积形成基极接触金属层。具体地,如图2H所示,具体包括以下步骤:
(8.1)在整个碳化硅片正面涂光刻胶,然后通过显影形成基极P+注入区107;
(8.2)对整个碳化硅片淀积300nm/100nm的Al/Ti合金,之后通过超声波剥离使正面形成接触金属层;
(8.3)在1000℃温度下,氮气气氛中对整个碳化硅片退火3分钟形成欧姆接触。
第9步,淀积形成集电极接触金属层110具体地,如图2I所示,对整个碳化硅片背面淀积500nm的Ni金属,在1050℃温度下,氮气气氛中对整个碳化硅片退火3分钟形成欧姆接触。
第10步,淀积形成发射极接触金属111。具体地,如图1所示,在沟槽SiO2层及器件隔离槽SiO2层表面淀积500nm的Ni金属,在1050℃温度下,氮气气氛中对整个碳化硅片退火3分钟形成欧姆接触,作为发射极的接触金属111。
实施例二
步骤1,在N+衬底101片上外延生长N-集电区102。具体地,如图2A所示,先对N+衬底101进行RCA标准清洗;再在N+衬底101正面上用低压热壁化学气相淀积法外延生长厚度为6.5μm、氮离子掺杂浓度为6×1015cm-3的N-集电区102。
需要说明的是,N-集电区102的生长条件为:温度为1600℃,压力100mbar,反应气体是硅烷和丙烷,载运气体为纯氢气,杂质源为液态氮气。
步骤2,在N-集电区102上外延生长基区103。具体地,如图2B所示,在N-集电区102上用低压热壁化学气相淀积法外延生长厚度为0.7μm、铝离子掺杂浓度为1×1017cm-3的基区103。
需要说明的是,基区103的生长工艺条件是:温度为1600℃,压力为100mbar,反应气体采用硅烷和丙烷,载运气体采用纯氢气,杂质源为三甲基铝。
步骤3,在基区103上外延生长N+发射区104。具体地,如图2C所示,
在基区103上用低压热壁化学气相淀积法外延生长厚度为1.7μm、氮离子掺杂浓度为1.5×1019cm-3的N+发射区104。
需要说明的是,N+发射区104的生长工艺条件是:温度为1600℃,压力100mbar,反应气体是硅烷和丙烷,载运气体为纯氢气,杂质源为液态氮气。
步骤4,刻蚀第一沟槽和发射区台面105。具体地,如图2D所示,采用ICP刻蚀工艺,对N+发射区104进行刻蚀,分别形成侧壁倾斜的第一沟槽结构和发射区台面105,刻蚀的第一沟槽侧壁倾斜角度为22°,深度为1.8μm。
步骤5,刻蚀第二沟槽和器件隔离区106。具体地,如图2E所示,采用ICP刻蚀工艺,对基区103进行刻蚀,分别形成侧壁倾斜的第二沟槽结构和器件隔离槽。
需要说明的是,第一沟槽和第二沟槽组成了器件沟槽;刻蚀的第二沟槽侧壁倾斜角度为22°,深度为2.5μm。
步骤6,在基区103中多次选择性铝离子注入,形成基区103的基极P+注入区107。具体地,如图2F所示,包括以下步骤:
(6.1)用低压化学汽相淀积方式在整个碳化硅表面淀积一层厚度为0.2μm的SiO2,再淀积厚度为0.7μm的Al作为基极P+注入区107铝离子注入的阻挡层,并通过光刻和刻蚀形成基极P+注入区107;
(6.2)在650℃的温度下进行2次铝离子注入,注入的剂量分别为1.2×1014cm-2和4.1×1013cm-2,对应的能量分别为110keV和40keV;
(6.3)采用RCA清洗标准对碳化硅表面依次进行清洗、烘干和C膜保护,并在1700~1750℃氩气氛围中作15min的离子激活退火。
步骤7,淀积形成表面氧化层108。具体地,如图2G所示,在整个碳化硅片淀积SiO2后,进行光刻,并刻蚀出接触窗口。
步骤8,淀积形成基极接触金属层。具体地,如图2H所示,具体包括以下步骤:
(8.1)在整个碳化硅片正面涂光刻胶,然后通过显影形成基极P+注入区107;
(8.2)对整个碳化硅片淀积300nm/100nm的Al/Ti合金,之后通过超声波剥离使正面形成接触金属层;
(8.3)在1000℃温度下,氮气气氛中对整个碳化硅片退火3分钟形成欧姆接触。
步骤9,淀积形成集电极接触金属层110具体地,如图2I所示,对整个碳化硅片背面淀积500nm的Ni金属,在1050℃温度下,氮气气氛中对整个碳化硅片退火3分钟形成欧姆接触。
步骤10,淀积形成发射极接触金属111。具体地,如图1所示,在沟槽SiO2层及器件隔离槽SiO2层表面淀积500nm的Ni金属,在1050℃温度下,氮气气氛中对整个碳化硅片退火3分钟形成欧姆接触,作为发射极的接触金属层111。
实施例三
步骤A,在N+衬底101片上外延生长N-集电区102。具体地,如图2A所示,先对N+衬底101进行RCA标准清洗;再在N+衬底101正面上用低压热壁化学气相淀积法外延生长厚度为7μm、氮离子掺杂浓度为1×1016cm-3的N-集电区102。
需要说明的是,N-集电区102的生长条件为:温度为1600℃,压力100mbar,反应气体是硅烷和丙烷,载运气体为纯氢气,杂质源为液态氮气。
步骤B,在N-集电区102上外延生长基区103。具体地,如图2B所示,在N-集电区102上用低压热壁化学气相淀积法外延生长厚度为0.8μm、铝离子掺杂浓度为5×1017cm-3的基区103。
需要说明的是,基区103的生长工艺条件是:温度为1600℃,压力为100mbar,反应气体采用硅烷和丙烷,载运气体采用纯氢气,杂质源为三甲基铝。
步骤C,在基区103上外延生长N+发射区104。具体地,如图2C所示,在基区103上用低压热壁化学气相淀积法外延生长厚度为2μm、氮离子掺杂浓度为2×1019cm-3的N+发射区104。
需要说明的是,N+发射区104的生长工艺条件是:温度为1600℃,压力100mbar,反应气体是硅烷和丙烷,载运气体为纯氢气,杂质源为液态氮气。
步骤D,刻蚀第一沟槽和发射区台面105。具体地,如图2D所示,采用ICP刻蚀工艺,对N+发射区104进行刻蚀,分别形成侧壁倾斜的第一沟槽结构和发射区台面105,刻蚀的第一沟槽的侧壁倾斜角度为30°,深度为2.1μm。
步骤E,刻蚀第二沟槽和器件隔离区106。具体地,如图2E所示,采用ICP刻蚀工艺,对基区103进行刻蚀,分别形成侧壁倾斜的第二沟槽结构和器件隔离区106。
需要说明的是,第一沟槽和第二沟槽组成了器件沟槽;刻蚀的沟槽侧壁倾斜角度为30°,深度为3μm。
步骤F,在基区103中多次选择性铝离子注入,形成基区103的基极P+注入区107。具体地,如图2F所示,包括以下步骤:
(6.1)用低压化学汽相淀积方式在整个碳化硅表面淀积一层厚度为0.2μm的SiO2,再淀积厚度为0.7μm的Al作为基极P+注入区107铝离子注入的阻挡层,并通过光刻和刻蚀形成基极P+注入区107;
(6.2)在650℃的温度下进行2次铝离子注入,注入的剂量分别为1.2×1014cm-2和4.1×1013cm-2,对应的能量分别为110keV和40keV;
(6.3)采用RCA清洗标准对碳化硅表面依次进行清洗、烘干和C膜保护,并在1700~1750℃氩气氛围中作15min的离子激活退火。
步骤G,淀积形成表面氧化层108。具体地,如图2G所示,在整个碳化硅片淀积SiO2后,进行光刻,并刻蚀出接触窗口。
步骤H,淀积形成基极接触金属层。具体地,如图2H所示,具体包括以下步骤:
(8.1)在整个碳化硅片正面涂光刻胶,然后通过显影形成基极P+注入区107;
(8.2)对整个碳化硅片淀积300nm/100nm的Al/Ti合金,之后通过超声波剥离使正面形成接触金属层;
(8.3)在1000℃温度下,氮气气氛中对整个碳化硅片退火3分钟形成欧姆接触。
步骤I,淀积形成集电极接触金属层110具体地,如图2I所示,对整个碳化硅片背面淀积500nm的Ni金属,在1050℃温度下,氮气气氛中对整个碳化硅片退火3分钟形成欧姆接触。
步骤J,淀积形成发射极接触金属111。具体地,如图1所示,在沟槽SiO2层及器件隔离槽SiO2层表面淀积500nm的Ni金属,在1050℃温度下,氮气气氛中对整个碳化硅片退火3分钟形成欧姆接触,作为发射极的接触金属层111。
综上所述,本发明实施例提供了基于有源区沟槽结构的碳化硅双极型晶体管器件及其制作方法,由于增加了具有倾斜角度的有源区器件沟槽,增大了加速电子在基区输运的电场,从而提高了器件的基区传输效率和电流增益;由于在器件隔离区底部引入了场板终端保护结构,有效地缓解了此处的电场集中现象,使得器件击穿电压提高;同时,有源区沟槽结构与传统结构器件制造工艺兼容,无需额外制造步骤。
尽管已描述了本发明的优选实施例,但本领域内的技术人员一旦得知了基本创造性概念,则可对这些实施例作出另外的变更和修改。所以,所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。

Claims (5)

1.基于有源区沟槽结构的碳化硅双极型晶体管器件,其特征在于,包括:
N+衬底(101);
N-集电区(102),设置在所述N+衬底(101)上表面;
基区(103),设置在所述N-集电区(102)上表面;
N+发射区(104),设置在所述基区(103)上表面,包括呈倾斜槽型的器件沟槽,呈垂直槽型的发射区台面(105)和器件隔离区(106);
基极P+注入区(107),设置在所述发射区台面(105)下表面,且位于所述基区(103)内;
所述器件沟槽设置在所述N+发射区(104),且延伸至所述N-集电区(102)上部;
所述器件隔离区(106)设置在所述基区(103),且延伸至所述N-集电区(102)上部;
氧化层(108),设置在所述N+发射区(104),所述发射区台面(105)和所述器件隔离区(106)上表面,覆盖所述器件沟槽,并且在所述发射区台面(105)和所述N+发射区(104)开设有接触孔;
基极接触金属(109),设置在所述基极P+注入区(107)上表面,且位于所述发射区台面(105)内,两侧分别与所述氧化层(108)相连;
发射极接触金属(111),分别设置在覆盖所述氧化层(108)的器件沟槽上表面,所述器件隔离区(106)上表面以及与所述器件隔离区(106)相邻的所述发射区台面(105)上表面;所述器件沟槽上表面设置的所述发射极接触金属(111)一侧与覆盖在所述发射区台面(105)上的氧化层(108)相连;
集电极(110),位于所述N+衬底(101)下表面。
2.如权利要求1所述的晶体管器件,其特征在于,所述器件沟槽的深度介于3.6~5.1μm之间,底部宽度介于0.5~0.6μm之间,倾斜角度介于15°~30°之间。
3.如权利要求1所述的晶体管器件,其特征在于,所述的氧化物(108)为SiO2,且厚度为500nm。
4.基于有源区沟槽结构的碳化硅双极型晶体管器件制作方法,其特征在于,包括:
采用ICP刻蚀工艺,对N+发射区进行刻蚀,分别形成发射区台面和侧壁倾斜的第一沟槽结构,其中,所述侧壁倾斜角度介于15°~30°之间,所述第一沟槽结构刻蚀深度介于1.6~2.1μm之间;
采用ICP刻蚀工艺,对基区进行刻蚀,分别形成器件隔离槽和侧壁倾斜的第二沟槽结构,其中,所述侧壁倾斜角度介于15°~30°之间,所述第二沟槽结构刻蚀深度介于2~3μm之间,所述第一沟槽结构和所述第二沟槽结构组成器件沟槽;
在基区中进行多次离子注入,所述多次离子注入后的所述基区形成基极P+注入区;其中,所述多次离子注入的条件为,注入杂质为铝离子,注入深度为0.15μm,掺杂浓度1×1020cm-3,注入温度650℃。
5.如权利要求4所述的方法,其特征在于,所述采用ICP刻蚀工艺,对所述基区进行刻蚀之前,还包括:
在N+碳化硅衬底上生长厚度为6~7μm、氮离子掺杂浓度为3×1015~1×1016cm-3的N-集电区层;其中,所述N-集电区层的生长条件为:温度为1600℃,压力100mbar,反应气体包括硅烷和丙烷,载运气体为纯氢气,杂质源为液态氮气;
在所述N-集电区外延生长厚度为0.6~0.8μm、铝离子掺杂浓度5×1016~5×1017cm-3的基区,其中,所述基区的生长条件为:温度为1600℃,压力100mbar,反应气体包括硅烷和丙烷,载运气体为纯氢气,杂质源为三甲基铝;
在所述基区上生长厚度为1.5~2μm、氮离子掺杂浓度为1×1019~2×1019cm-3的N+发射区层;其中,所述N+发射区层的生长条件为:温度为1600℃,压力100mbar,反应气体包括硅烷和丙烷,载运气体为纯氢气,杂质源为液态氮气。
CN201611245751.5A 2016-12-29 2016-12-29 基于有源区沟槽结构的碳化硅双极型晶体管及其制作方法 Active CN106684132B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611245751.5A CN106684132B (zh) 2016-12-29 2016-12-29 基于有源区沟槽结构的碳化硅双极型晶体管及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611245751.5A CN106684132B (zh) 2016-12-29 2016-12-29 基于有源区沟槽结构的碳化硅双极型晶体管及其制作方法

Publications (2)

Publication Number Publication Date
CN106684132A true CN106684132A (zh) 2017-05-17
CN106684132B CN106684132B (zh) 2019-10-01

Family

ID=58872467

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611245751.5A Active CN106684132B (zh) 2016-12-29 2016-12-29 基于有源区沟槽结构的碳化硅双极型晶体管及其制作方法

Country Status (1)

Country Link
CN (1) CN106684132B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111276545A (zh) * 2020-02-12 2020-06-12 重庆伟特森电子科技有限公司 一种新型沟槽碳化硅晶体管器件及其制作方法
CN111613676A (zh) * 2020-04-11 2020-09-01 复旦大学 一种具有层叠结构的多栅指数晶体管及其制备方法
CN113725294A (zh) * 2021-09-02 2021-11-30 中国科学院半导体研究所 绝缘栅双极型晶体管及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1260068A (zh) * 1997-06-12 2000-07-12 克里研究公司 免闭锁功率金属氧化物半导体一双极型晶体管
CN1722460A (zh) * 2004-07-15 2006-01-18 电子科技大学 具有基区局部重掺杂功率双极型晶体管
CN102132388A (zh) * 2008-08-26 2011-07-20 本田技研工业株式会社 双极型半导体装置及其制造方法
US20120292636A1 (en) * 2011-05-16 2012-11-22 Cree, Inc. Sic devices with high blocking voltage terminated by a negative bevel

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1260068A (zh) * 1997-06-12 2000-07-12 克里研究公司 免闭锁功率金属氧化物半导体一双极型晶体管
CN1722460A (zh) * 2004-07-15 2006-01-18 电子科技大学 具有基区局部重掺杂功率双极型晶体管
CN102132388A (zh) * 2008-08-26 2011-07-20 本田技研工业株式会社 双极型半导体装置及其制造方法
US20120292636A1 (en) * 2011-05-16 2012-11-22 Cree, Inc. Sic devices with high blocking voltage terminated by a negative bevel

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111276545A (zh) * 2020-02-12 2020-06-12 重庆伟特森电子科技有限公司 一种新型沟槽碳化硅晶体管器件及其制作方法
CN111613676A (zh) * 2020-04-11 2020-09-01 复旦大学 一种具有层叠结构的多栅指数晶体管及其制备方法
CN111613676B (zh) * 2020-04-11 2021-06-04 复旦大学 一种具有层叠结构的多栅指数晶体管及其制备方法
CN113725294A (zh) * 2021-09-02 2021-11-30 中国科学院半导体研究所 绝缘栅双极型晶体管及其制备方法
CN113725294B (zh) * 2021-09-02 2024-05-03 中国科学院半导体研究所 绝缘栅双极型晶体管及其制备方法

Also Published As

Publication number Publication date
CN106684132B (zh) 2019-10-01

Similar Documents

Publication Publication Date Title
CN102227000B (zh) 基于超级结的碳化硅mosfet器件及制备方法
CN103928344B (zh) 一种基于N型纳米薄层来提高N型DiMOSFET沟道迁移率方法
KR100980527B1 (ko) 탄화 규소 반도체 장치 및 그 제조 방법
US20100187602A1 (en) Methods for making semiconductor devices using nitride consumption locos oxidation
CN106711207B (zh) 一种纵向沟道的SiC结型栅双极型晶体管及其制备方法
CN102194885A (zh) N型隐埋沟道的碳化硅demosfet器件及制备方法
CN108417617B (zh) 碳化硅沟槽型MOSFETs及其制备方法
CN106684132B (zh) 基于有源区沟槽结构的碳化硅双极型晶体管及其制作方法
CN108257861B (zh) 一种栅氧化层的制备方法及mos功率器件
US20130313682A1 (en) Isolated Through Silicon Via and Isolated Deep Silicon Via Having Total or Partial Isolation
CN103928524B (zh) 带有n型漂移层台面的碳化硅umosfet器件及制作方法
CN103928309B (zh) N沟道碳化硅绝缘栅双极型晶体管的制备方法
CN117253924A (zh) 一种碳化硅ldmos及制备方法
CN106684146A (zh) 一种栅自对准型碳化硅mosfet及其制备方法
CN103928345A (zh) 离子注入形成n型重掺杂漂移层台面的碳化硅umosfet器件制备方法
CN106601734B (zh) 一种整体型碳化硅达林顿管及其制作方法
CN106876471A (zh) 双槽umosfet器件
CN106711208A (zh) 一种碳化硅纵向绝缘栅双极型晶体管及制备方法
CN105280503A (zh) 提高横向导电结构SiC MOSFET沟道迁移率的方法
CN109244069A (zh) 瞬态电压抑制器及其制备方法
JP4655351B2 (ja) トレンチ型半導体装置の製造方法
CN104900701B (zh) 带有双区浮动结的碳化硅umosfet器件及制作方法
CN105161526B (zh) 提高垂直导电结构SiC MOSFET沟道迁移率的方法
CN111816709B (zh) 一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管
CN106783982A (zh) 一种集成式高压碳化硅达林顿管及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant