CN106601638A - 方法和半导体芯片器件 - Google Patents

方法和半导体芯片器件 Download PDF

Info

Publication number
CN106601638A
CN106601638A CN201610900454.3A CN201610900454A CN106601638A CN 106601638 A CN106601638 A CN 106601638A CN 201610900454 A CN201610900454 A CN 201610900454A CN 106601638 A CN106601638 A CN 106601638A
Authority
CN
China
Prior art keywords
layer
ground floor
stripping technology
opening
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610900454.3A
Other languages
English (en)
Inventor
J·加特巴尤尔
D·博纳特
M·德比
T·格罗斯
B·魏德甘斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN106601638A publication Critical patent/CN106601638A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0331Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers for lift-off processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/0347Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05082Two-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05084Four-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05139Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164Palladium [Pd] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05169Platinum [Pt] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171Chromium [Cr] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27Manufacturing methods
    • H01L2224/2747Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29166Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29169Platinum [Pt] as principal constituent

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Micromachines (AREA)

Abstract

本申请涉及方法和半导体芯片器件。根据各种实施例,一种方法可以包括:使用第一剥离工艺在表面上形成第一层;使用第二剥离工艺在所述第一层之上形成第二层;其中将所述第二剥离工艺配置成使得所述第二层至少部分地覆盖所述第一层的至少一个侧壁。

Description

方法和半导体芯片器件
技术领域
各种实施例一般地涉及方法和半导体芯片器件。
背景技术
一般而言,可以在衬底(也称为晶片或载体)中和/或在衬底上以微制造技术、例如半导体技术来加工微电子器件、例如半导体器件。衬底可以包括在衬底的对应区域中处理或安装的多个微电子器件例如芯片。为了制造这种半导体器件,通过形成层和层堆叠来提供特定电接触结构,例如用于至少两个微电子器件之间的电互连或至少一个微电子器件与衬底(例如,印刷电路板)之间的电互连。
传统地,为了形成层和层堆叠,例如通过刻蚀对各种材料进行处理,例如结构化。然而,可通过刻蚀处理的材料在环境影响方面例如在进一步的工艺步骤期间也是脆弱的,并且往往例如由于氧化而恶化。该恶化可能损坏层的功能性,例如其用于提供电连接的能力。因此,可以使用抗环境保护层来保护脆弱层免于环境影响。然而,提供高环境抵抗力的材料由于其高抵抗和保护质量而难以通过蚀刻处理。这使得制造工艺复杂化并且增加了形成相应层堆叠所需的工艺步骤数。作为说明,用于保护的材料也抵抗大量处理技术。
为了避免刻蚀,在结构化掩膜上沉积层,该结构化掩膜被用作牺牲层并且与层的不想要的部分一起被去除(也称为剥离工艺)。然而,剥离工艺由于限制的掩膜厚度而限制了层的厚度。层的限制厚度损坏了其例如使用焊接提供稳定电接触的能力。作为说明,经剥离处理后的层太薄以至于无法提供稳定的电接触。因此,该技术在提供用于电接触的合适保护层方面受到限制。
发明内容
根据各种实施例,一种方法可以包括:使用第一剥离工艺在表面上形成第一层;使用第二剥离工艺在第一层之上形成第二层;其中第二剥离工艺被配置使得第二层至少部分地覆盖第一层的至少一个侧壁。
附图说明
在附图中,贯穿不同视图相同的参考标号一般指代相同的部分。附图不一定按比例绘制,通常重点在于图示发明的原理。在下面的描述中,参照下列的附图描述发明的各种实施例,其中:
图1A、图1B和图1C分别在示意横截面图或示意侧视图中示出了根据各种实施例的方法中的层堆叠;
图1D在示意横截面图或示意顶视图中示出了根据各种实施例的方法中的层堆叠;
图2A、图2B和图2C分别在示意横截面图或示意侧视图中示出了根据各种实施例的方法中的层堆叠;
图2D在示意横截面图或示意顶视图中示出了根据各种实施例的方法中的层堆叠;
图3A、图3B和图3C分别在示意横截面图或示意侧视图中示出了根据各种实施例的方法中的层堆叠;
图3D在示意横截面图或示意顶视图中示出了根据各种实施例的方法中的层堆叠;
图4A、图4B、图4C、图4D和图4E分别在示意横截面图或示意侧视图中示出了根据各种实施例的方法中的层堆叠;
图5A、图5B和图5C分别在示意横截面图或示意侧视图中示出了根据各种实施例的方法中的层堆叠;以及
图6A、图6B和图6C分别在示意横截面图或示意侧视图中示出了根据各种实施例的方法中的层堆叠。
具体实施方式
下面的详细描述参照通过图示的方式示出可以实施发明的特定细节和实施例的附图。
这里使用用语“示例性”来指代“用作示例、实例或说明”。这里描述为“示例性”的任何实施例或设计不一定被认为是比其他实施例或设计优选或有利。
关于形成在侧面或表面“之上”的沉积材料使用的用语“之上”这里可以用来指代沉积材料可以直接形成在所指侧面或表面上(例如与所指侧面或表面直接接触)。关于形成在侧面或表面“之上”的沉积材料使用的用语“之上”这里可以用来指代沉积材料可以间接形成在所指侧面或表面上,其中在所指侧面或表面与沉积材料之间布置有一个或多个附加层。
关于结构(或衬底、晶片或载体)的“横向”延伸使用的术语“横向”或类似的“横向地”这里可以用来指代沿着衬底、晶片或载体的表面的延伸或位置关系。这意味着衬底的表面(例如载体的表面或晶片的表面)可以用作参考,通常称为衬底的主处理表面(或载体或晶片的主处理表面)。此外,关于结构(或结构元素)的“宽度”使用的术语“宽度”这里可以用来指代结构的横向延伸。此外,关于结构(或结构元素)的高度使用的术语“高度”这里可以用来指代结构沿着与衬底的表面垂直的方向(例如垂直于衬底的主处理表面)的延伸。关于层的“厚度”使用的术语“厚度”这里可以用来指代层垂直于层沉积于其上的支撑件(材料)的表面的空间延伸。如果支撑件的表面平行于衬底的表面(例如平行于主处理表面),则沉积于支撑件上的层的“厚度”可以与层的高度相同。此外,“竖直”结构可以称为在垂直于横向方向的方向(例如垂直于衬底的主处理表面)上延伸的结构,并且“竖直”延伸可以称为沿着垂直于横向方向的方向的延伸(例如垂直于衬底的主处理表面的延伸)。
根据各种实施例,提供双重(或多重)剥离技术。双重(或多重)剥离技术产生接触焊盘金属化,作为说明,该接触焊盘金属化良好地粘合到下覆表面、抗腐蚀(由于密封性)、可焊接且可键合。由于双重(或多重)剥离,单剥离工艺的厚度限制被消除。这给出了用于互连技术的改进的工艺窗口。可选地,双重(或多重)剥离可以带来减小的晶体尺寸,例如在处理不同材料的情况下,这可以增加机械稳定性。
根据各种实施例,在第一剥离工艺(例如第一剥离光刻)中,处理钛阻挡层和铂阻挡层中的至少一个以及(例如纯)金层。产生的第一层堆叠(钛/铂/金)实现良好的粘合性以及良好的导热和导电性。使用第二剥离工艺(例如第二剥离光刻),可以将(例如纯)金层涂覆(例如形成)在由第一剥离提供的第一层堆叠的金层之上。作为说明,第二剥离工艺可以例如通过基本覆盖第一层堆叠的所有暴露表面来提供第一层堆叠的抗腐蚀密封性。
第一剥离工艺和第二剥离工艺中的至少一个(换言之,第一剥离工艺和/或第二剥离工艺)可以应用于其它贵金属元素(贵金属),例如不形成影响电和热特性的中间层(例如金属氧化物)的贵金属元素。第二剥离工艺被配置为(换言之,包括如下尺度)使得第一层堆叠(例如金属堆叠)使用第二剥离工艺而被全部(完全)覆盖。基于使用第一剥离工艺和第二剥离工艺中的至少一个形成的各个层的材料,产生的层堆叠抵抗从其它(例如后续)工艺步骤产生的化学侵蚀以及来自环境的腐蚀(反应)元素。包括第一剥离工艺和第二剥离工艺中的至少一个的序列根据需要可以重复(也称为进一步的剥离工艺)例如一次或多次(例如若干次),例如两次、三次、四次或更多次。换言之,可以应用一次、两次、三次、四次或更多进一步(例如单或双重)的剥离工艺。
根据各种实施例,剥离工艺包括在表面之上形成牺牲层(例如牺牲层可以包括或由以下形成:聚合物,例如光致抗蚀剂或另一抗蚀剂);对牺牲层进行结构化以提供掩膜结构;在掩膜结构(和表面)之上形成层;去除掩膜结构,使得层的至少一部分保留在表面之上。作为说明,当掩膜结构被去除(例如使用掩膜去除剂,例如包括溶剂和刻蚀剂中的至少一种)时,通过掩膜结构与衬底分离的层的部分被剥离并与下面的掩膜结构一起被去除。在剥离工艺之后,层的至少一部分可以保留在通过掩膜结构暴露的表面的区域之上,例如其中层和表面彼此物理接触。作为说明,保留在表面之上的层的至少一部分包括掩膜结构的反向结构。
可选地,可以在去除掩膜结构之前在掩膜结构(和表面)之上形成其它层。在该上下文中,剥离工艺可以包括在掩膜结构(和表面)之上形成层堆叠以及去除掩膜结构使得层堆叠的至少一部分保留在表面之上。层堆叠可以包括至少两个(两个或更多)层。
结构化可以包括:将一个或更多开口形成到(例如穿过)牺牲层中(换言之,对牺牲层进行开孔),以暴露(下覆)表面,例如表面的一个或更多区域。可以通过去除牺牲层的材料、例如使用刻蚀,在表面的一个或更多区域之上形成该一个或更多开口。结构化也可以称为反向结构化,因为一个或更多开口可以限定其中上覆层的材料可以保留的区域。一个或更多开口可以被掩膜结构的壁围绕,例如通过掩膜结构的壁彼此分离。在掩膜结构之上形成层可以包括在掩膜结构的壁之上形成层的第一部分以及在一个或更多开口中形成层的第二部分。层的第一部分可以与掩膜结构一起被去除并且层的第二部分可以保留在表面之上。在掩膜结构之上形成层可以包括利用层至少部分地(换言之,部分地或全部地)覆盖掩膜结构。
图1A在示意横截面图或示意侧视图中(例如在平行于表面111的视图方向上)图示了根据各种实施例的方法中的层堆叠。该方法可以包括,在第一步骤100a中在表面111之上形成第一层102。第一层102可以使用第一剥离工艺来形成。该第一剥离工艺可以被配置成使得第一层102形成在表面111的第一区域111a之上,其中表面111的第二区域111b可以保持没有(换言之,未被覆盖有)第一层102。表面111的第二区域111b可以围绕表面111的第一区域111a。第一层102例如其材料可以通过例如溅射、等离子体沉积或热蒸发的物理气相沉积来沉积。第一剥离工艺可以限定第一层102的形状和厚度。
备选地,第一层102可以使用另一工艺(与剥离工艺不同)来形成,包括例如通过物理气相沉积或化学气相沉积来沉积第一层102以及例如使用刻蚀来对第一层102进行结构化。换言之,第一层102可以使用结构化工艺来形成。沉积第一层102可以包括覆盖表面111,例如至少在表面111的第一区域111a和表面111的第二区域111b之上沉积第一层102。对第一层102进行结构化可以包括例如使用刻蚀来去除在表面111的第二区域111b之上的第一层102。换言之,形成第一层102可以包括对第一层102进行结构化以去除在第二区域111b之上的第一层102的部分。刻蚀可以包括如下的至少一种或由如下的至少一种形成:干法刻蚀、等离子体刻蚀和湿法刻蚀。
表面111可以包括如下的至少一种或由如下的至少一种形成:半导体材料、聚合物材料和金属。例如,表面111可以是衬底(例如半导体衬底或印刷电路板)的一部分。衬底可以包括一个或多个电路结构,例如集成电路(也称为芯片),例如其中电路结构可以提供表面111。备选地或附加地,衬底可以包括用于电互连的一个或更多金属化层,例如其中金属化层可以提供表面111。第一层102可以形成在该一个或更多金属化层之上,例如与该一个或更多金属化层电接触。
图1B在示意横截面图或示意侧视图中图示了根据各种实施例的方法中的层堆叠。该方法可以包括,在第二步骤100b中在表面111之上形成第二层104。第二层104可以使用第二剥离工艺来形成。第二剥离工艺可以被配置成使得第二层102至少形成在表面111的第一区域111a之上(例如至少部分地)以及表面111的第二区域111b之上(例如至少部分地)。第二层104可以使用例如溅射或热蒸发的物理气相沉积来形成。
备选地,第二层104可以使用另一工艺来形成(类似于第一层102),包括对第二层104进行结构化。沉积第二层104可以包括覆盖表面111,例如至少在表面111的第一区域111a、表面111的第二区域111b以及围绕表面111的第二区域111b的表面111的第三区域之上沉积第二层104。对第二层104进行结构化可以包括例如使用刻蚀至少从表面111的第三区域去除第二层104。
第二层104可以形成为使得第二层104(例如在横向方向上)覆盖第一层102的至少一个侧壁102s。因此,第二层104的横向延伸可以大于第一层102的横向延伸。换言之,第二层104可以在横向方向上在第一层102的至少一个横向侧面上在第一层102之上延伸。换言之,第二层104可以至少部分地覆盖第一层102的至少一个侧壁102s。第一层102的至少一个侧壁102s可以例如至少部分地远离表面111而在竖直方向中延伸。
第一层102可以不完全被第二层104所覆盖。换言之,第一层102可以部分地暴露。暴露部分例如可以保持于不同质的工艺。备选地,例如根据需要,形成第二层104可以被配置成使得第一层111的至少一部分保持没有第二层104。
根据各种实施例,可以将至少一个其它层形成在以下的至少一个:在表面111与第二层104之间,以及在第二层104之上,如下面所述。例如如果第一层102和第二层104中的至少一个可以使用另一工艺来形成,则该至少一个其它层可以使用例如类似于第一剥离工艺和第二剥离工艺中的至少一个的进一步的剥离工艺来形成。
图1C在示意横截面图或示意侧视图中图示了根据各种实施例的方法中在类似于图1B所示第二步骤100b的第二步骤100c中的层堆叠。在这种情况下,第二层104可以形成为使得第二层104覆盖第一层102的多于一个侧壁102s,例如第一层102的所有侧壁102s。换言之,第二层104可以覆盖第一层102的周边侧壁。换言之,第二层104可以在横向方向上、至少在第一层102的两个横向侧面(例如相对的横向侧面)上延伸在第一层102之上。换言之,第二层104可以覆盖第一层102的多于一个侧壁102s(例如至少在相对侧面上)。第一层102可以被密封到第二层104和表面111中。
图1D在示意横截面图或示意顶视图中(例如在垂直于表面111的视图方向上)图示了在根据各种实施例的方法中的层堆叠100d,例如图1C所示第二步骤100c的层堆叠。如图1D所示,第一层102可以包括被第二层104所覆盖的至少一个侧壁102s(例如作为说明,围绕第一层102)。该至少一个侧壁102s可以从表面111的第一区域111a和表面111的第二区域111b的界面(虚线)延伸到远离表面的方向,例如至少部分地延伸到竖直方向中。
图2A在示意横截面图或示意侧视图中(例如在平行于表面111的视图方向中)图示了根据各种实施例的方法中在第一剥离工艺200a期间的层堆叠。第一剥离工艺200a可以包括形成第一掩膜结构202。第一掩膜结构202可以包括延伸穿过第一掩膜结构202的第一开口202o(或多于一个第一开口202o)。第一开口202o可以部分地暴露表面111,例如至少暴露表面111的第一区域111a。第一掩膜结构202可以至少覆盖表面111的第二区域111b。第一层102可以形成在第一开口202o中。在形成第一层102之后,可以例如与在第一开口202o之上延伸(例如在表面111的第一区域111a之上延伸)的第一层102的部分一起去除第一掩膜结构202。
第一开口202o可以包括第一延伸202d(例如平行于表面111)。作为说明,第一延伸202d可以理解为宽度(例如如果第一开口202o具有圆形形状,则理解为直径)。第一延伸202d可以垂直于第一掩膜结构202的第一厚度202t。第一层102可以包括等于或小于第一延伸202d的横向延伸(例如在去除第一掩膜202之后)。第一层102可以包括小于第一掩膜结构202的第一厚度202t的厚度(例如垂直于第一层102的横向延伸)。根据各种实施例,第一延伸202d可以在从约5μm到约200μm的范围内,例如从约10μm到约150μm的范围内,例如在从约50μm到约100μm的范围内。第一厚度202t可以在从约1μm到约5μm的范围内。
图2B在示意横截面图或示意侧视图中图示了根据各种实施例的方法中在第二剥离工艺200b期间的层堆叠。第二剥离工艺200b可以包括形成第二掩膜结构204。第二掩膜结构204可以包括延伸穿过第二掩膜结构204的第二开口204o。第二开口204o可以至少部分地(例如至少部分地在表面111的第一区域111a之上)暴露第一层,并且可以至少部分地暴露表面111的第二区域111b。第二掩膜结构204可以覆盖围绕表面111的第二区域111b的表面111的第三区域。第二层104可以形成在第二开口204o中。在形成第二层104之后,可以例如与在第二开口204o之上(例如在表面111的第二区域222b之上)延伸的第二层104的部分一起去除第二掩膜结构204。
第二开口204o可以包括第二延伸204d(例如平行于表面111)。作为说明,第二延伸204d可以理解为宽度(例如如果第二开口204o具有圆形形状,则理解为直径)。第二延伸204d可以垂直于第二掩膜结构204的第二厚度204t。第二层204可以包括等于或小于第二延伸204d的横向延伸(例如在去除第二掩膜204之后)。第二层104可以包括小于第二掩膜结构204的第二厚度204t的厚度(例如垂直于第二层104的横向延伸)。根据各种实施例,第二延伸204d可以在从约5μm到约200μm的范围内,例如从约10μm到约150μm的范围内,例如在从约50μm到约100μm的范围内。第二厚度204t可以不同于第一厚度202t,例如大于第一厚度202t。第二厚度204t可以在从约1μm到约5μm的范围内。
图2C在示意横截面图或示意侧视图中图示了根据各种实施例的方法中在类似于图2B的第二剥离工艺200b的第二剥离工艺200c期间的层堆叠。第二开口204o可以(完全)暴露第一层并且可以暴露表面111的第二区域111b。第二掩膜结构204可以覆盖围绕表面111的第二区域111b的表面111的第三区域。
根据各种实施例,第二延伸204d可以不同于第一延伸202d,例如大于第一延伸202d。根据各种实施例,第二延伸204d可以大于第一层102的横向延伸。
根据各种实施例,第二开口204o可以暴露第一层102的至少一个侧壁102s(在开口中形成第一层102之前),例如第一层102的至少两个侧壁102s。第二掩膜结构204可以被配置为使得第二开口204o的至少一个侧壁204s可以布置成远离第一层102,例如远离第一层102的至少一个侧壁102s(例如至少在一侧上),例如远离第一层102的至少两个侧壁102s(例如至少在相对侧上)。
图2D在示意横截面图或示意顶视图中(例如在垂直于表面111的视图方向上,例如在表面111上的投影中)示出了根据各种实施例的方法中在第一剥离工艺200a和第二剥离工艺200b、200c中的至少一个工艺期间的步骤200d中的层堆叠。第一开口202o和第二开口204o中的至少一个开口(换言之,第一开口202o和第二开口204o中的至少一个)可以分别由第一掩膜结构202或第二掩膜结构204所围绕。
图3A在示意横截面图或示意侧视图中(例如在平行于表面111的视图方向上)示出了根据各种实施例的方法中在与图2A所示的第一剥离工艺200a类似的第一剥离工艺的第一步骤300a期间的层堆叠。如图3A所示,该方法可以包括形成含第一开口202o的至少一个侧壁202s的第一掩膜结构202。第一开口202o的至少一个侧壁202s可以关于表面111倾斜第一角度202w,第一角度202w在从约70°到约85°的范围内,例如在从约75°到约80°的范围内。第一延伸202d可以被限定在第一掩膜结构202的顶表面202u处,其中第一掩膜结构202的顶表面202u与表面111相对。
图3B在示意横截面图或示意侧视图中(例如在平行于表面111的视图方向上)示出了根据各种实施例的方法中在图3A所示的剥离工艺的第二步骤300b期间的层堆叠。该方法可以包括在第一开口202o中形成第一层104。第一层102的横向延伸可以由第一延伸202d限定。由于第一开口202o的倾斜的至少一个侧壁202s,所以可能存在第一间隙302(例如具有基本三角形的横截面)保留在第一层102(例如第一层102的侧壁102s)与第一开口202o的至少一个侧壁202s之间。第一间隙302可以至少部分地(换言之,部分地或全部地)围绕第一层102。第一间隙302可以导致基本上没有第一层102的材料被沉积在第一开口202o的至少一个侧壁202s上。换言之,第一开口202o的至少一个侧壁202s可以基本上没有第一层102的材料。
在形成第一层102之后,可以使用掩膜去除剂来去除第一掩膜结构202。由于第一开口202o的至少一个侧壁202s基本上没有第一层102的材料,所以掩膜去除剂可以从第一开口202o的内部(例如也在第一开口202o的至少一个侧壁202s上)影响第一掩膜结构202。因此,可以减少例如可以避免由来自第一掩膜结构202的剩余材料产生的误差。
图3C在示意横截面图或示意侧视图中(例如在平行于表面111的视图方向上)示出了根据各种实施例的方法中在与图2C所示的第二剥离工艺200c类似的第二剥离工艺的步骤300c中的层堆叠。如图3C所示,该方法可以包括形成包括第二开口204o的至少一个侧壁204s的第二掩膜结构204。第二开口204o的至少一个侧壁204s可以关于表面111倾斜第二角度204w,第二角度204w在从约70°到约85°的范围内,例如在从约75°到约80°的范围内。第二延伸204d可以被限定在第二掩膜结构204的顶表面204u处,其中第二掩膜结构204的顶表面204u与表面111相对。
该方法还可以包括在第二开口204o中形成第二层104。第二层104的横向延伸可以由第二延伸204d限定。由于第二开口204o的倾斜的至少一个侧壁204s,所以可能存在第二间隙304保留在第二层104(例如第二层104的至少一个侧壁104s)与第二开口204o的至少一个侧壁204s之间。第二间隙304可以至少部分地(换言之,部分地或全部地)围绕第二层104。第二间隙304可以导致基本上没有第二层104的材料被沉积在第二开口204o的至少一个侧壁204s上。换言之,第二开口204o的至少一个侧壁204s可以基本上没有第二层104的材料。
在形成第二层104之后,可以使用掩膜去除剂来去除第二掩膜结构204。由于第二开口204o的至少一个侧壁204s基本上没有第二层104的材料,所以掩膜去除剂可以从第二开口204o的内部(例如也在第二开口204o的至少一个侧壁204s上)影响第二掩膜结构204。因此,可以避免例如由来自第二掩膜结构204的剩余材料产生的误差。
图3D在示意横截面图或示意顶视图中(例如在垂直于表面111的视图方向上,例如在表面111上的投影中)示出了根据各种实施例的方法中在第一剥离工艺和第二剥离工艺中的至少一个工艺期间的步骤300d中的层堆叠。
图4A、图4B、图4C、图4D和图4E在横截面图或示意侧视图中分别示出了根据各种实施例的方法中的层堆叠。表面111可以包括第一区域111a、围绕第一区域111a的第二区域111b以及围绕第一区域111a和第二区域111b的第三区域111c。表面111的第一区域111a和表面111的第二区域111b可以在第一周边311a中彼此邻接。表面111的第二区域111b和表面111的第三区域111c可以在第二周边311b中彼此邻接。
第一延伸202d可以限定表面111的第一区域111a的横向延伸。第二延伸204d可以限定表面111的第二区域111b的横向延伸。表面111的第一区域111a可以由第一层102所覆盖。表面111的第二区域111b可以由第二层104所覆盖。表面111的第三区域111c可以没有第一层102和第二层104这两者。第一层102的侧壁102s可以从第一周边311a延伸到远离表面111的方向。第二层104的侧壁104s可以从第二周边311b延伸到远离表面111的方向。
图4A、图4B和图4C在示意横截面图或示意侧视图中(例如在平行于表面111的视图方向上)分别示出了根据各种实施例的方法中的层堆叠。该方法可以包括在400a中形成第一层102。该方法还可以包括在400b中在第一层102之上形成第一另外层112。第一层102和第一另外层112可以使用同一工艺技术来形成(例如使用同一工艺),例如在第一剥离工艺(例如使用同一掩膜结构)中或使用如前所述的另一工艺例如使用至少一个结构化工艺。备选地,第一层102和第一另外层112可以使用不同的沉积步骤来形成,例如在以下的至少一个中:第一剥离工艺、第二剥离工艺以及一个或更多其它工艺(例如包括一个或更多结构化工艺)。例如,第一层102可以在第一剥离工艺200a中形成并且第一另外层112可以在另外的剥离工艺(例如类似于第二剥离工艺200b或200c)中形成。在备选示例中,第一层102可以形成在第一剥离工艺200a中,并且第一另外层112可以使用铅淬火工艺(例如类似于第一步骤100a)来形成。在备选示例中,第一层102可以在镀覆工艺中(例如类似于第一步骤100a)形成,并且第一另外层112可以在第一剥离工艺200a中形成。
第一层102和第一另外层112都可以形成在表面111的第一区域111a之上。表面111的第二区域111b可以保持没有第一层102和第一另外层112。
该方法可以包括:在400c中形成第二层104。第一另外层112(也称为第三层112)可以形成在第一层102与第二层104之间。第二层104可以使用剥离工艺(例如类似于第二剥离工艺200b或200c)来形成。剥离工艺可以被配置成使得第二层104至少部分地覆盖第一层102的至少一个侧壁102s并且至少部分地覆盖第三层112的至少一个侧壁112s。例如如果使用剥离工艺来形成第三层112,则第三层112可以使用物理气相沉积(例如溅射或热蒸发)来沉积。
根据各种实施例,第三层112仅至少部分地覆盖第一层102的顶表面102t。
包括第一层102、第二层104和第三层112或由第一层102、第二层104和第三层112形成的层堆叠可以包括若干材料序列,其中可以为:
(A)第一层102可以包括钛或由钛形成,第二层104可以包括金或由金形成,第三层112可以包括铂或由铂形成;
(B)第一层102可以包括钨或由钨形成,第二层104可以包括金或由金形成,第三层112可以包括钛或由钛形成;
(C)第一层102可以包括钨和钛中的至少一个或由钨和钛中的至少一个形成,第二层104可以包括金或由金形成,第三层112可以包括金或由金形成;
(D)第一层102可以包括钨和钛中的至少一个或由钨和钛中的至少一个形成,第二层104可以包括铝或由铝形成,第三层112可以包括金或由金形成;
(E)第一层102可以包括钨和钛中的至少一个或由钨和钛中的至少一个形成,第二层104可以包括金或由金形成,第三层112可以包括铬或由铬形成。
根据各种实施例,在材料序列(A)至(E)中,金可以由其它贵金属替换或与其它贵金属混合,其它贵金属例如铂、铱、钯、锇、银、铑和钌中的至少一种(一个或多于一个)。备选地或附加地,在材料序列(A)至(E)中,钨、铬和钛中的至少一种可以由其它非贵金属替换或与其它非贵金属混合,非贵金属例如钛、铜、铌和钽中的至少一种。
在包括金的层上形成包括铝的层可以产生金和铝的界面,该界面包括金和铝的金属间化合物或由金和铝的金属间化合物形成。两个层的其它界面也可以包括含两个层的金属的其它金属间化合物或由该其它金属间化合物形成。
根据各种实施例,贵金属可以理解为具有如下电势(相对于标准氢电极而测得)的金属元素(化学元素):大于或等于约0.455V(换言之,大于钌的电势),例如大于或等于约0.79V,且小于约4V,例如小于约2V。根据各种实施例,贵金属可以理解为具有如下电势(相对于标准氢电极而测得)的金属元素(化学元素):小于约0.455V,例如小于或等于约0.3V,例如小于或等于约0.2V,例如小于或等于约0.1V,例如小于或等于约0.3V,且大于约-4V,例如大于约-2V)。
作为说明,第一层102可以是粘合层,其中第三层112可以是阻挡层,并且其中第二层104可以是可焊接层和可键合层中的至少一种。备选地,第一层102可以是阻挡层,其中第三层112和第二层104可以是可焊接层和可键合层中的至少一种,例如包括同一材料或由同一材料制成。备选地,第一层102可以是粘合层,其中第三层112和第二层104可以是可焊接层和可键合层中的至少一种,例如包括同一材料或由同一材料制成。
图4D和图4E在示意横截面图或示意侧视图中(例如,在平行于表面111的视图方向中)分别示出了根据各种实施例的方法中的层堆叠,例如类似于前面所述。该方法可以包括在400d中在表面111之上形成第二另外层122以及在第二另外层122之上形成第一层102。第二另外层122也可以称为第四层122。该方法可选地可以包括在400b中在第一层102之上形成第三层112。第四层122可以使用例如溅射或热蒸发的物理气相沉积来形成。
该方法可以包括在400e中形成第二层112。可选的第三层112可以形成在第一层102与第二层104之间并且第四层122可以形成在第一层102与表面之间。第二层104可以使用剥离工艺(例如类似于第二剥离工艺200b或200c)来形成。剥离工艺可以被配置为使得第二层104至少部分地覆盖第一层102的至少一个侧壁102s、至少部分地覆盖第三层112的至少一个侧壁112s以及至少部分地覆盖第四层122的至少一个侧壁122s。
第一层102、第三层112和第四层122中的至少两个(两个或三个)可以使用同一工艺技术(例如使用同一工艺)来形成,例如在第一剥离工艺中(例如使用同一掩膜结构),或使用前面所述的另一工艺,例如包括至少一个结构化工艺。备选地或附加地,第一层102、第三层112和第四层122中的至少两个(两个或三个)可以例如在以下的至少一个中使用不同沉积步骤来形成:第一剥离工艺、第二剥离工艺、第三剥离工艺以及一个或更多其它工艺(例如包括结构化工艺)。
例如,第三层112可以在第一剥离工艺200a中形成,并且第二层104可以在第二剥离工艺中(例如类似于第二剥离工艺200b或200c)形成。备选地或附加地,第一层102和第四层122中的至少一个可以使用结构化工艺(例如类似于第二步骤100a、100b或100c)或使用剥离工艺(例如第一剥离工艺200a)来形成。在备选示例中,第一层102可以在第一剥离工艺中形成并且第三层112可以在第二剥离工艺(例如类似于第二剥离工艺200b或200c)中形成。备选地或附加地,第四层122和第二层104中的至少一个可以使用结构化工艺(例如类似于第二步骤100a、100b或100c)或使用剥离工艺(例如第一剥离工艺200a)形成。
包括第一层102、第二层104、第三层112和第四层122或由第一层102、第二层104、第三层112和第四层122形成的层堆叠可以包括若干材料序列,例如材料序列(A)至(E),其中第四层可以包括钛、铬和钨中的至少一种或者由钛、铬和钨中的至少一种形成。备选地或附加地,第四层122的材料可以不同于第一层102的材料。可选地,层堆叠可以包括以下材料序列中的一种:
(F)第一层102可以包括铂或由铂形成,第二层104可以包括金或由金形成,第三层112可以包括金或由金形成,第四层122可以包括钛或由钛形成;
(G)第一层102可以包括钛或由钛形成,第二层104可以包括金或由金形成,第三层112可以包括金或由金形成,第四层122可以包括钨或由钨形成;
(H)第一层102可以包括铬或由铬形成,第二层104可以包括金或由金形成,第三层112可以包括金或由金形成,第四层122可以包括钨或钛或者由钨或钛形成;
(I)第一层102可以包括铂或由铂形成,第二层104可以包括铝或由铝形成,第三层112可以包括金或由金形成,第四层122可以包括钨或钛或者由钨或钛形成。
根据各种实施例,在材料序列(F)至(I)中,金可以由其它贵金属来替换或者与其它贵金属混合,其它贵金属例如为铂、铱、钯、锇、银、铑、钌中的至少一种。备选地或附加地,在材料序列(F)至(I)中,钨、铬和钛中的至少一种可以由其它非贵金属替换或与其它非贵金属混合,其它非贵金属例如为钛、铜、铌、钽中的至少一种。
作为说明,第一层102可以是阻挡层,其中第三层112和第二层104可以是可焊接层和可键合层中的至少一种,例如包括同一材料或由同一材料制成,并且其中第四层可以是粘合层。换言之,层堆叠可以包括分别在彼此上方的两个可焊接层或可键合层。根据各种实施例,其它组合也是可能的,例如第三层112可以是另一阻挡层或第一层102可以是另一粘合层。
图5A、图5B和图5C在示意横截面图或示意侧视图中(例如在平行于表面111的视图方向上)分别示出了根据各种实施例的方法中的层堆叠。该方法可以包括在500a中在第一剥离工艺中形成第一层102、第三层112和第四层122。换言之,在第一剥离工艺中形成的第一层堆叠512可以包括第一层102、第三层112和第四层122或者由第一层102、第三层112和第四层122形成。对于第一剥离工艺,可以提供第一掩膜结构202。形成第一层102、第三层112和第四层122中的至少一个可以包括以在第一开口202o中和在第一开口202o外的至少一种来布置材料。
备选地,可以使用第一剥离工艺形成至少第三层112(例如第三层112和第一层102),并且可以使用一个或更多其它工艺(例如包括结构化工艺)形成第一层堆叠512中的至少一个层,例如所有剩余层。在这种情况下,使用一个或更多其它工艺形成的第一层堆叠512中的至少一个层可以存在于形成第一掩膜结构202之前。如果至少一个层存在于形成第一掩膜结构202之前,则第一掩膜结构202可以形成为使得第一开口202o暴露使用一个或更多其它工艺形成的至少一个层。
根据各种实施例,第一层102可以包括铂或由铂形成,第三层112可以包括金(或另一贵金属)或由金(或另一贵金属)形成,并且第四层122可以包括钛或由钛形成。
该方法可以在500a中进一步包括去除第一掩膜结构202,例如在形成第三层112之后。去除第一掩膜结构202可以包括去除第一层102、第三层112和第四层122中在第一掩膜结构202的第一开口202o外的至少一个层的材料。作为说明,第一开口202o可以限定表面111的第一区域111a。表面111可以是例如半导体衬底的衬底502的表面。
第一层堆叠512可以包括关于表面111倾斜的至少一个侧壁502s。例如,第一层102、第三层112和第四层122中的至少一个层可以包括关于表面111倾斜角度102w的至少一个侧壁,角度102w在从约70°至约85°的范围内,例如在从约75°至约80°的范围内。例如,至少第一层102可以包括关于表面111倾斜角度102w的至少一个侧壁102s,角度102w在从约70°至约85°的范围内,例如在从约75°至约80°的范围内。
该方法可以包括在500b中使用第二剥离工艺形成第二层104。对于第二剥离工艺,可以提供第二掩膜结构204。形成第二层104可以包括以在第二开口204o中和在第二开口204o外中的至少一种来布置材料。第二层104可以至少部分地覆盖第一层堆叠512的至少一个侧壁502s。第二层104可以包括关于表面111倾斜角度102w的至少一个侧壁104s,角度102w在从约70°至约85°的范围内,例如在从约75°至约80°的范围内。
第二层堆叠514可以包括第二层104和第一层堆叠512或者由第二层104和第一层堆叠512形成。第一层堆叠512可以包括至少第一层102以及第三层112和第四层122中的至少一个层。第一层堆叠512和第二层堆叠514中的至少一个可以是半导体芯片器件的部分。
根据各种实施例,形成第一层堆叠512可以包括使用第一剥离工艺来形成第一层堆叠512的至少一个层。形成第二层堆叠514可以包括使用第二剥离工艺来形成第二层堆叠514的至少一个层。换言之,第二层堆叠514可以可选地包括多于一个第二层104。根据各种实施例,第二层104可以包括金(或另一贵金属)或由金(或另一贵金属)形成。备选地,第二层104可以包括铝或由铝形成。
该方法可以在500c中包括去除第二掩膜结构204。去除第二掩膜结构204可以包括去除布置在第二开口204o外的第二层104的材料。作为说明,第二开口202o可以限定表面111的第一区域111a和表面111的第二区域111b。去除第一掩膜结构202和第二掩膜结构204中的至少一个可以包括暴露表面111的第三区域111c。
可选地,该方法可以在500c中包括在第二层堆叠之上例如在第二层104之上形成电连接。第二层104可以与第二层104、第三层112和第四层122中的至少一个层电接触。因此,该电连接也可以与第二层堆叠514的至少一个层电接触,例如与第二层堆叠514的所有层电接触。
根据各种实施例,形成电连接可以包括在第二层104之上布置焊接材料并且加热焊接材料以将焊接材料与第二层104连接。焊接材料可以包括以下中的至少一种或者由以下中的至少一种形成:银、镍、锡、铝、铟和铅。例如,焊接材料可以是基于锡的焊接材料或基于铅的焊接材料。
备选地或附加地,形成电连接可以包括在第二层104之上布置键合材料以及按压键合材料抵靠第二层104以将键合材料与第二层104连接。键合材料可以以线状形成。键合材料可以包括以下中的至少一种或者由以下中的至少一种形成:银、金、铜和铝。例如,键合材料可以包括金线、银线或铝线或者由金线、银线或铝线形成。
作为说明,包括至少第一层102和第二层104的层堆叠(例如第二层堆叠514)可以提供对表面111的良好粘合性并且对于抵抗环境影响可以是鲁棒的。此外,包括至少第一层102和第二层104的层堆叠包括分别由第二层104提供的可焊接表面或可键合表面。此外,包括至少第一层102和第二层104的层堆叠(例如第二层堆叠514)可以提供对表面111的良好粘合性并且对于抵抗环境影响可以是鲁棒的。
备选地或附加地,形成电连接可以包括在第二层104之上布置粘合剂(例如导电粘合剂)以及将粘合剂干燥以将粘合剂连接到第二层104。粘合剂可以包括聚合物(例如导电聚合物)或者由聚合物(例如导电聚合物)形成,并且可以例如在非导电聚合物的情况中可选地包括导电颗粒(例如金属颗粒)。
根据各种实施例,第一层102可以包括在从约10nm至约5μm的范围内的厚度,例如在从约50nm至约2μm的范围内,例如在从约100nm至约1μm的范围内。根据各种实施例,第二层104可以包括在从约10nm至约5μm的范围内的厚度,例如在从约50nm至约2μm的范围内,例如在从约100nm至约1μm的范围内。根据各种实施例,第三层112可以包括在从约10nm至约5μm的范围内的厚度,例如在从约50nm至约2μm的范围内,例如在从约100nm至约1μm的范围内。根据各种实施例,第四层122可以包括在从约10nm至约5μm的范围内的厚度,例如在从约50nm至约2μm的范围内,例如在从约100nm至约1μm的范围内。
图6A、图6B和图6C在示意横截面图或示意侧视图中(例如在平行于表面111的视图方向中)分别图示了根据各种实施例的方法中的层堆叠,类似于前面所示的方法。该方法在600a中可以类似于500a进行配置,其中第一剥离工艺被配置成使得第三层112覆盖第一层102的至少一个侧壁102s。在这种情况下,方法在600a中可以包括在与剥离工艺不同的另一工艺(例如包括结构化工艺)中形成第一层102或者在第一剥离工艺之前的剥离工艺(例如类似于第一剥离工艺200a)中形成第一层102。可选地,方法在600a中可以包括在与剥离工艺不同的另一工艺(例如包括结构化工艺)中形成第四层122或者在第一剥离工艺之前的剥离工艺(例如类似于第一剥离工艺200a)中形成第四层122。例如,如果存在第四层122,则可以类似于第一层102在同一工艺中形成第四层122。第一剥离工艺可以被配置成使得如果存在则第三层112覆盖第四层122的至少一个侧壁。
该方法在600b中可以类似于500b进行配置,其中第二剥离工艺被配置成使得第二层112覆盖在600a中形成的层。例如,第二层104可以形成在第二层104之上以及第三层112之上。第二层104可以覆盖第三层112的顶表面(与表面111相对),例如专门覆盖第三层112的顶表面(与表面111相对)。在这种情况下,第三层112的至少一个侧壁112s可以保持自由(未被覆盖)。
该方法在600c中可以包括去除第二掩膜结构204。可选地,该方法可以在600c中包括在第二层堆叠514之上形成电连接。此外,将在下面描述各种实施例。
根据各种实施例,方法可以包括:使用第一剥离工艺在表面上形成第一层;使用第二剥离工艺在第一层之上形成第二层;其中第二剥离工艺被配置成使得第二层至少部分地覆盖第一层的至少一个侧壁。
根据各种实施例,第一层可以形成在表面的第一区域之上;以及第二剥离工艺可以被配置使得第二层形成在表面的第二区域之上,其中第二区域至少部分地围绕第一区域。
根据各种实施例,第一剥离工艺可以包括在表面之上形成第一掩膜结构,其中第一掩膜结构可以包括暴露表面的第一开口;以及其中第二剥离工艺可以包括在表面之上形成第二掩膜结构,其中第二掩膜结构可以包括(例如至少部分地)暴露第一层的第二开口。
根据各种实施例,第二开口的平行于表面的延伸可以大于第一开口的平行于表面的延伸。
根据各种实施例,第一层可以形成在第一开口中并且第二层可以形成在第二开口中。
根据各种实施例,第一开口和第二开口中的至少一个开口可以包括锥形。换言之,其中第一开口和第二开口中的至少一个开口可以包括锥形。
根据各种实施例,第一开口和第二开口中的至少一个开口可以包括关于表面倾斜的侧壁。
根据各种实施例,在表面与第一开口和第二开口中的至少一个开口的侧壁之间的角度可以在从约70°至约85°的范围内。
根据各种实施例,第一层和第二层中的至少一个层可以包括锥形。
根据各种实施例,第一层和第二层中的至少一个层可以包括关于表面倾斜的侧壁。
根据各种实施例,在表面与第一层和第二层中的至少一个层的侧壁之间的角度可以在从约70°至约85°的范围内。
根据各种实施例,第一掩膜结构可以使用第一光刻工艺来形成;以及第二掩膜结构可以使用第二光刻工艺来形成。
根据各种实施例,第一掩膜结构可以在形成第二掩膜结构之前去除。
根据各种实施例,第二剥离工艺可以被配置成使得第二层包围第一层。例如,第二层可以至少在横向方向并且至少在竖直方向上覆盖第一层。第二层可以在表面的投影中在第一层之上延伸。
根据各种实施例,第一层可以是接触焊盘的部分。接触焊盘可以连接到电路结构、金属化层和过孔连接件中的至少一种。
根据各种实施例,该方法可以进一步包括形成至第一层和第二层中的至少一个层的电连接,例如通过电接触第二层。
根据各种实施例,第一层和第二层中的至少一个层可以包括导电材料。
根据各种实施例,第一层和第二层中的至少一个层可以包括电绝缘材料。
根据各种实施例,第一层和第二层中的至少一个层可以包括以下材料中的至少一种:金属、氧化物、碳化物、氮化物和金属合金。
根据各种实施例,第一层和第二层中的至少一个层可以包括贵金属。
根据各种实施例,第一层和第二层中的至少一个层可以包括来自以下金属(金属元素)的至少一种金属:钛、铂、钨、金、铝、铜、银、铬和钯。
根据各种实施例,第一层可以包括非贵金属,并且第二层可以包括贵金属。
根据各种实施例,第一层可以包括来自以下金属的至少一种金属:钛、铬、铂、钨;其中第二层可以包括贵金属。
根据各种实施例,第一层可以包括来自以下金属的至少一种金属:钛、铬、铂、钨;其中第二层可以包括金。
根据各种实施例,第一层可以包括贵金属,并且第二层可以包括贵金属。
根据各种实施例,第一层的材料可以与第二层的材料相同。换言之,第一层和第二层可以包括相同材料。
根据各种实施例,第一层的金属与第二层的金属相同。金属可以是贵金属,例如金。
根据各种实施例,第一层和第二层中的至少一个层可以包括金。
根据各种实施例,第一层可以包括贵金属,并且第二层可以包括非贵金属。
根据各种实施例,第一层可以包括金,并且第二层可以包括铝。
根据各种实施例,该方法可以进一步包括使用第一剥离工艺在第一层和第二层之间形成第三层。
根据各种实施例,第二剥离工艺可以包括在表面之上形成第二掩膜结构,其中第二掩膜结构可以包括暴露第三层的第二开口。
根据各种实施例,第二层可以包括贵金属,并且第三层可以包括贵金属。
根据各种实施例,第二层的材料可以与第三层的材料相同。
根据各种实施例,第二层的金属可以与第三层的金属相同。
根据各种实施例,第二层和第三层中的至少一个层可以包括金。
根据各种实施例,第二剥离工艺可以被配置成使得第二层至少部分地覆盖第三层的至少一个侧壁。
根据各种实施例,第三层可以包括贵金属,并且第二层可以包括非贵金属。
根据各种实施例,第三层可以包括金,并且第二层可以包括铝。
根据各种实施例,第三层仅至少部分地覆盖第一层的顶表面。
根据各种实施例,第一层可以包括钛、铬、铂和钨中的至少一种;其中第二层可以包括金并且第三层可以包括金。
根据各种实施例,该方法可以进一步包括在形成第二层之前从第三层的表面去除材料。例如,去除材料可以包括例如从污染物(例如灰尘)或氧化物层清除第三层。
根据各种实施例,该方法可以进一步包括使用第一剥离工艺在表面和第一层之间形成第四层。
根据各种实施例,第四层的材料不同于第一层和第二层中的至少一个层的材料。
根据各种实施例,第四层可以包括来自下列金属的至少一种金属:铂、铬、钛、钨。
根据各种实施例,第二剥离工艺被配置使得第二层至少部分地覆盖第四层的至少一个侧壁。
根据各种实施例,第一层仅至少部分地覆盖第四层的顶表面。
根据各种实施例,该方法可以进一步包括使用第一剥离工艺在第一层和第二层之间形成第三层;以及使用第一剥离工艺在表面和第一层之间形成第四层;其中第一层可以包括钛、铬和铂中的至少一种;其中第四层可以包括钛、铬和钨中的至少一种;以及其中第二层可以包括金,并且第三层可以包括金和铝中的至少一种。
根据各种实施例,第一层和第二层可以彼此电连接。备选地或附加地,第三层和第四层中的至少一个层可以与第二层电连接。
根据各种实施例,第二层可以与第一层的至少一个侧壁直接物理接触。备选地或附加地,第二层可以与第三层和第四层中的至少一个层的至少一个侧壁直接物理接触。
根据各种实施例,第三层可以与第一层的至少一个侧壁直接物理接触。备选地或附加地,第三层可以与第四层的至少一个侧壁直接物理接触。
根据各种实施例,该方法可以进一步包括在形成第二层之前从第一层的表面去除材料。例如,去除材料可以包括例如从污染物(例如灰尘)或氧化物层清除第一层。
根据各种实施例,该方法可以进一步包括使用另外的剥离工艺在第二层至少形成至少一个另外的层。
根据各种实施例,另外的剥离工艺可以被配置成使得至少一个另外的层至少部分地覆盖以下中的至少一个:第二层的至少一个侧壁和第一层的至少一个侧壁。
根据各种实施例,该方法可以进一步包括使用另外的剥离工艺的序列在第二层之上形成另外层的堆叠。
根据各种实施例,第一剥离工艺可以包括在表面之上形成第一掩膜结构,其中第一掩膜结构可以包括暴露表面的第一开口;其中第一开口可以包括侧壁,该侧壁关于表面倾斜使得基本上没有第一层的材料被沉积在开口的侧壁上(换言之,开口的侧壁基本上没有材料)。
根据各种实施例,第二剥离工艺可以包括在表面之上形成第二掩膜结构,其中第二掩膜结构可以包括暴露表面的第二开口;其中第二开口可以包括侧壁,该侧壁关于表面倾斜使得基本上没有第二层的材料被沉积在开口的侧壁上。
根据各种实施例,方法可以包括在表面上形成第一层;使用剥离工艺在第一层之上形成第二层;其中剥离工艺被配置成使得第二层至少部分地覆盖第一层的至少一个侧壁。
根据各种实施例,形成第一层可以包括在表面上布置第一层的材料以及部分地去除第一层的材料(例如使用刻蚀)。根据各种实施例,刻蚀可以包括干法刻蚀、等离子体刻蚀和湿法刻蚀中的至少一种或者由干法刻蚀、等离子体刻蚀和湿法刻蚀中的至少一种形成。
根据各种实施例,剥离工艺可以包括在表面之上形成掩膜结构,其中掩膜结构可以包括(例如至少部分地)暴露第一层的开口;其中开口可以包括侧壁,该侧壁关于表面倾斜使得基本上没有第二层的材料被沉积在开口的侧壁上。
根据各种实施例,该方法可以进一步包括使用另外的剥离工艺在第二层之上形成另外的层。
根据各种实施例,另外的剥离工艺被配置成使得另外的层至少部分地覆盖第一层和第二层中的至少一个层的至少一个侧壁。
根据各种实施例,第二层可以包括来自下列金属的至少一种金属:金、铝、铜、银、铬和钯。
根据各种实施例,第二层可以包括贵金属。
根据各种实施例,方法可以包括:在表面上形成至少一个第一层;以及使用剥离工艺至少部分地覆盖第一层的侧壁。
根据各种实施例,方法可以包括:使用第一剥离工艺在第一区域之上形成第一层;以及使用第二剥离工艺在第一层之上并且在围绕第一区域的第二区域之上形成第二层。
根据各种实施例,半导体芯片器件可以包括:衬底;形成在衬底之上的接触焊盘;其中接触焊盘可以包括第一层和形成在第一层之上的第二层,其中第二层至少部分地覆盖(例如在横向方向上)第一层的至少一个侧壁;以及其中第二层包括贵金属。
根据各种实施例,第一层可以包括贵金属。
根据各种实施例,第一层的材料可以与第二层的材料相同。
根据各种实施例,半导体芯片器件可以进一步包括形成在第一层与第二层之间的第三层和形成在衬底与第一层之间的第四层中的至少一个层。

Claims (23)

1.一种方法,包括:
使用第一剥离工艺在表面上形成第一层;
使用第二剥离工艺在所述第一层之上形成第二层;
其中将所述第二剥离工艺配置成使得所述第二层至少部分地覆盖所述第一层的至少一个侧壁。
2.根据权利要求1所述的方法,
其中所述第一剥离工艺包括在所述表面之上形成第一掩膜结构,其中所述第一掩膜结构包括暴露所述表面的第一开口;以及
其中所述第二剥离工艺包括在所述表面之上形成第二掩膜结构,其中所述第二掩膜结构包括至少部分地暴露所述第一层的第二开口。
3.根据权利要求2所述的方法,
其中所述第二开口的平行于所述表面的延伸大于所述第一开口的平行于所述表面的延伸。
4.根据权利要求2所述的方法,
其中所述第一开口和所述第二开口中的至少一个开口包括锥形。
5.根据权利要求2所述的方法,
其中所述第一开口和所述第二开口中的至少一个开口包括侧壁,所述侧壁关于所述表面倾斜。
6.根据权利要求1所述的方法,
其中所述第一层和所述第二层中的至少一个层包括导电材料。
7.根据权利要求1所述的方法,
其中所述第一层和所述第二层中的至少一个层包括电绝缘材料。
8.根据权利要求1所述的方法,
其中所述第一层和所述第二层中的至少一个层包括贵金属。
9.根据权利要求1所述的方法,
其中所述第一层和所述第二层中的至少一个层包括以下的至少一种:钛、铂、钨、金、铝、铜、银、铬和钯。
10.根据权利要求1所述的方法,
其中所述第一层包括非贵金属,并且所述第二层包括贵金属。
11.根据权利要求1所述的方法,
其中所述第一层的材料与所述第二层的材料相同。
12.根据权利要求1所述的方法,还包括:
使用所述第一剥离工艺在所述第一层和所述第二层之间形成第三层。
13.根据权利要求12所述的方法,
其中所述第二层包括贵金属,并且所述第三层包括贵金属。
14.根据权利要求12所述的方法,
其中所述第二层的金属与所述第三层的金属相同。
15.根据权利要求12所述的方法,
其中将所述第二剥离工艺配置成使得所述第二层至少部分地覆盖所述第三层的至少一个侧壁。
16.根据权利要求12所述的方法,
其中所述第三层包括贵金属,并且所述第二层包括非贵金属。
17.根据权利要求12所述的方法,
其中所述第三层仅至少部分地覆盖所述第一层的顶表面。
18.根据权利要求1所述的方法,还包括:
使用另外的剥离工艺在所述第二层之上形成至少一个另外的层。
19.一种方法,包括:
在表面上形成第一层;
使用剥离工艺在所述第一层之上形成第二层;
其中将所述剥离工艺配置成使得所述第二层至少部分地覆盖所述第一层的至少一个侧壁。
20.根据权利要求19所述的方法,
其中所述剥离工艺包括在所述表面之上形成掩膜结构,其中所述掩膜结构包括至少部分地暴露所述第一层的开口;
其中所述开口包括侧壁,所述侧壁关于所述表面倾斜使得基本上没有所述第二层的材料被沉积在所述开口的所述侧壁上。
21.根据权利要求19所述的方法,还包括:
使用另外的剥离工艺在所述第二层之上形成另外的层。
22.根据权利要求19所述的方法,
其中将所述另外的剥离工艺配置成使得所述另外的层至少部分地覆盖所述第一层和所述第二层中的至少一个层的至少一个侧壁。
23.一种方法,包括:
在表面上形成至少一个第一层;以及
使用剥离工艺至少部分地覆盖所述第一层的侧壁。
CN201610900454.3A 2015-10-16 2016-10-14 方法和半导体芯片器件 Pending CN106601638A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/884,869 US9502248B1 (en) 2015-10-16 2015-10-16 Methods for making a semiconductor chip device
US14/884,869 2015-10-16

Publications (1)

Publication Number Publication Date
CN106601638A true CN106601638A (zh) 2017-04-26

Family

ID=57287267

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610900454.3A Pending CN106601638A (zh) 2015-10-16 2016-10-14 方法和半导体芯片器件

Country Status (3)

Country Link
US (2) US9502248B1 (zh)
CN (1) CN106601638A (zh)
DE (1) DE102016119676A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3358616B1 (en) * 2017-02-02 2021-10-27 Melexis Technologies NV Bond pad protection for harsh media applications
DE102017115252A1 (de) * 2017-07-07 2019-01-10 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Schichtstapels und Schichtstapel
US11990369B2 (en) 2021-08-20 2024-05-21 Applied Materials, Inc. Selective patterning with molecular layer deposition

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01241132A (ja) * 1988-03-23 1989-09-26 Oki Electric Ind Co Ltd 半導体素子の電極およびその製造方法
JP2004157323A (ja) * 2002-11-06 2004-06-03 Chi Mei Electronics Corp 表示装置の配線形成方法
CN1681099A (zh) * 2004-03-31 2005-10-12 国际商业机器公司 使用无铅焊料并具有反应阻挡层用于倒装芯片的互连结构
CN101355038A (zh) * 2007-07-27 2009-01-28 李刚 微机电系统器件与集成电路的集成方法及集成芯片

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2658362A1 (fr) * 1990-02-09 1991-08-16 Philips Electronique Lab Procede de realisation par autoalignement, d'un dispositif semiconducteur integre, comprenant au moins la formation d'un premier contact d'electrode encapsule et muni d'espaceurs et d'un second contact d'electrode autoaligne sur celui-ci.
US5270151A (en) * 1992-03-17 1993-12-14 International Business Machines Corporation Spin on oxygen reactive ion etch barrier
JPH06214169A (ja) * 1992-06-08 1994-08-05 Texas Instr Inc <Ti> 制御可能な光学的周期的表面フィルタ
US20090032490A1 (en) * 2007-08-02 2009-02-05 United Microelectronics Corp. Method of fabricating color filter
US9633957B2 (en) * 2014-11-28 2017-04-25 Infineon Technologies Ag Semiconductor device, a power semiconductor device, and a method for processing a semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01241132A (ja) * 1988-03-23 1989-09-26 Oki Electric Ind Co Ltd 半導体素子の電極およびその製造方法
JP2004157323A (ja) * 2002-11-06 2004-06-03 Chi Mei Electronics Corp 表示装置の配線形成方法
CN1681099A (zh) * 2004-03-31 2005-10-12 国际商业机器公司 使用无铅焊料并具有反应阻挡层用于倒装芯片的互连结构
CN101355038A (zh) * 2007-07-27 2009-01-28 李刚 微机电系统器件与集成电路的集成方法及集成芯片

Also Published As

Publication number Publication date
DE102016119676A1 (de) 2017-04-20
US9502248B1 (en) 2016-11-22
US20170110423A1 (en) 2017-04-20
US9875978B2 (en) 2018-01-23

Similar Documents

Publication Publication Date Title
TW490793B (en) Semiconductor device and method of formation
TWI402939B (zh) 包含一矽貫通電極之積體電路結構及形成該積體電路結構之方法
TWI313492B (en) Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices
CN106206518B (zh) 焊料金属化堆叠以及其形成方法
US11769746B2 (en) Semiconductor package
TW201017852A (en) Interconnect structures for stacked dies, including penetrating structures for through-silicon vias, and associated systems and methods
TW200919677A (en) Substrate structure and semiconductor package using the same
KR20020044590A (ko) 솔더링형 패드 및 와이어 본딩형 패드를 가진 금속 재분배층
US20100267204A1 (en) Package structure for integrated circuit device and method of the same
US20090057909A1 (en) Under bump metallization structure having a seed layer for electroless nickel deposition
US10388607B2 (en) Microelectronic devices with multi-layer package surface conductors and methods of their fabrication
TW201349420A (zh) 半導體裝置及其製作方法
CN106601638A (zh) 方法和半导体芯片器件
CN102496580A (zh) 一种焊料凸点的形成方法
JP2018125533A (ja) 過酷な媒体用途のためのボンドパッドの保護
JP5455538B2 (ja) 半導体装置及びその製造方法
JP4533436B2 (ja) 半導体装置の製造方法
KR20200035197A (ko) 반도체 장치 및 그 제조 방법
CN102437135A (zh) 圆片级柱状凸点封装结构
CN101877336A (zh) 集成电路结构与形成集成电路结构的方法
US9929069B2 (en) Semiconductor device and manufacturing method thereof
TW558782B (en) Fabrication method for strengthened flip-chip solder bump
TW507346B (en) Semiconductor device having bonding pad electrode of multi-layer structure
JP6858939B2 (ja) 外部接続機構、半導体装置及び積層パッケージ
JP2007095894A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20170426