CN106558502B - 绝缘栅型开关元件及其制造方法 - Google Patents

绝缘栅型开关元件及其制造方法 Download PDF

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Abstract

本发明涉及绝缘栅型开关元件及其制造方法，并提供在具有连接区域的绝缘栅型开关元件中抑制栅极阈值的偏差的技术。在绝缘栅型开关元件的制造方法中，在半导体基板上形成具有第一部分和第二部分的栅极沟槽，第一部分在第一方向上具有第一宽度，第二部分在第一方向上具有与第一宽度相比较宽的第二宽度。在倾斜注入工序中，以绕与第一方向正交的轴倾斜的照射角度照射第二导电型杂质。第一宽度、第二宽度及照射角度被设定为，在第一部分的第一侧面上抑制向与第二半导体区的下端的位置相比靠下侧的注入，并且在第二部分的第二侧面上向与第二半导体区的下端的位置相比靠下侧进行注入。通过向第二侧面的注入而形成对体区与底部区域进行连接的连接区域。

Description

绝缘栅型开关元件及其制造方法
技术领域
本说明书所公开的技术涉及一种绝缘栅型开关元件及其制造方法。另外，在本说明书中，绝缘栅型开关元件是指，具有与半导体基板绝缘的栅电极的开关元件。在绝缘栅型开关元件中例如包括MOSFET(Metallic Oxide Semiconductor Field EffectTransistor：金属氧化物半导体场效应晶体管)和IGBT(Insulated Gate BipolarTransistor：绝缘栅双极性晶体管)。
背景技术
在专利文献1中公开的MOSFET具备n型的漂移区、p型的体区以及n型的源极区的层叠结构。在半导体基板的表面上形成有贯穿源极区与体区而到达至漂移区的栅极沟槽。栅极沟槽在半导体基板的表面上以直线状延伸。在栅极沟槽的底面上露出的范围内形成有p型的底部区域。在栅极沟槽内配置有通过栅绝缘层而与半导体基板绝缘的栅电极。在被配置于栅极沟槽的长边方向上的端部处的侧面(以下称为长边方向侧面)上露出的范围内配置有对体区与底部区域进行连接的p型的连接区域。在被配置于栅极沟槽的短边方向上的端部处的侧面(以下称为短边方向侧面)上，于体区与底部区域之间存在有漂移区而未配置有连接区域。
当使栅电极的电位上升至栅极阈值以上时，在体区内将形成有沟道，从而MOSFET导通。当使栅电极的电位降低至小于栅极阈值时，沟道将从体区消失，从而MOSFET断开。当MOSFET断开时，耗尽层将从体区向漂移区内延伸。另外，由于通过连接区域而使底部区域与体区连接，因此底部区域的电位与体区的电位大致相等。因此，当MOSFET断开时，耗尽层还从底部区域向漂移区内延伸。通过底部区域促进了耗尽层向栅极沟槽的底部周边的伸展。因此，在该MOSFET中，能够在栅极沟槽的底部周边缓和电场。
在先技术文献
专利文献
专利文献1：日本特开2015-118966号公报
发明内容
发明所要解决的课题
专利文献1的连接区域通过向栅极沟槽的长边方向侧面注入p型杂质而形成。在此，通过以绕与栅极沟槽的短边方向平行的轴倾斜的照射角度来照射p型杂质，从而p型杂质注入到栅极沟槽的长边方向侧面上。在该工序中，以形成p型杂质的照射方向与栅极沟槽的短边方向侧面平行的关系的方式来设置半导体基板，从而抑制p型杂质向栅极沟槽的短边方向侧面的注入。但是，由于难以准确地将半导体基板设置为使p型杂质的照射方向与短边方向侧面成为平行，以及在p型杂质的照射方向上产生偏差等理由，从而会在栅极沟槽的短边方向侧面整体上注入有预定量的p型杂质。当p型杂质被注入到露出于栅极沟槽的短边方向侧面的范围内的体区中时，在该范围内，体区的p型杂质浓度将增加，从而栅极阈值(用于在体区内形成沟道所需的栅极电位)将发生变化。因此，在专利文献1的技术中存在有在批量生产MOSFET时栅极阈值的偏差较大的问题。因此，在本说明书中提供一种在具有连接区域的绝缘栅型开关元件中抑制栅极阈值的偏差的技术。
用于解决课题的方法
本说明书所公开的绝缘栅型开关元件的制造方法包括层叠结构形成工序、栅极沟槽形成工序、底部区域形成工序、倾斜注入工序、栅电极形成工序。在所述层叠结构形成工序中，在半导体基板上形成第一导电型的第一半导体区、被配置在所述第一半导体区的至少一部上的第二导电型的体区与被配置在所述体区的至少一部分上的第一导电型的第二半导体区的层叠结构。在所述栅极沟槽形成工序中，形成栅极沟槽，所述栅极沟槽具有在俯视观察所述半导体基板的表面时在第一方向上具有第一宽度的第一部分和在所述第一方向上具有与所述第一宽度相比较宽的第二宽度的第二部分，并且所述第一部分从所述表面起贯穿所述第二半导体区与所述体区而到达至所述第一半导体区，所述第二部分从所述表面起贯穿所述体区而到达至所述第一半导体区。在所述底部区域形成工序中，在所述栅极沟槽的底面上露出的范围内形成第二导电型的底部区域。在所述倾斜注入工序中，通过以相对于直立在所述表面上的法线而绕在所述表面上与所述第一方向正交的轴倾斜的照射角度来照射第二导电型杂质，从而向对所述第一部分的所述第一方向上的端部进行划定的第一侧面与对所述第二部分的所述第一方向上的端部进行划定的第二侧面注入所述第二导电型杂质。所述第一宽度、所述第二宽度以及所述照射角度被设定为，在所述第一侧面上对所述第二导电型杂质向与所述第二半导体区的下端的位置相比靠下侧的深度范围内的注入进行抑制，并且在所述第二侧面上使所述第二导电型杂质被注入至与所述第二半导体区的下端的位置相比靠下侧的深度范围内。在所述倾斜注入工序中，通过所述第二导电型杂质向所述第二侧面的注入从而形成对所述体区与所述底部区域进行连接的第二导电型的连接区域。在所述栅电极形成工序中，在所述栅极沟槽内形成通过栅绝缘层而与所述半导体基板绝缘的栅电极。
另外，上述的第一导电型与第二导电型中的一个是指n型而另一个是指p型。
此外，第二部分至少贯穿体区即可。在体区上存在第二半导体区的部分处形成第二部分的情况下，第二部分也可以贯穿第二半导体区和体区。
此外，在层叠结构形成工序中，无需形成第一半导体区、体区和第二半导体区全部。例如，可以通过准备相当于第一半导体区的第一导电型的半导体基板，并在该半导体基板上形成体区与第二半导体区，从而形成层叠结构。此外，也可以在层叠结构形成工序的中途实施其他工序。例如，可以在第一半导体区上形成了体区之后实施栅极沟槽形成工序，并在栅极沟槽形成工序之后通过杂质注入等而形成第二半导体区。此外，也可以在所述层叠结构形成工序之前实施所述栅极沟槽形成工序。在所述层叠结构形成工序的中途或所述层叠结构形成工序之前实施所述栅极沟槽形成工序的情况下，“所述第一部分从所述表面起贯穿所述第二半导体区与所述体区而到达至所述第一半导体区”的结构可在实施了所述层叠结构形成工序的阶段获得。此外，底部区域形成工序与倾斜注入工序只要在栅极沟槽形成工序之后且栅电极形成工序之前，则可以在任意时刻实施。此外，层叠结构形成工序、底部区域形成工序以及倾斜注入工序的实施顺序可以适当地变更。只需所述连接区域“对所述体区与所述底部区域进行连接”的结构在实施了层叠结构形成工序、底部区域形成工序以及倾斜注入工序全部的阶段中获得即可。另外，在形成第二半导体区之前实施倾斜注入工序的情况下，在实施倾斜注入工序的阶段中尚未形成第二半导体区。该情况下，倾斜离子注入工序中的“所述第二半导体区的下端的位置”是指在倾斜离子注入工序之后被形成的第二半导体区的下端的位置。此外，栅电极形成工序可以在底部区域形成工序以及倾斜注入工序之后的任意的时刻实施。栅电极形成工序也可以在层叠结构形成工序之前实施。
以下参照图16对上述的制造方法进行说明。另外，图16为作为用于说明倾斜注入工序的一个示例而被图示的图，本说明书中公开的制造方法并不限定于图16的结构。例如，虽然图16中图示了第一半导体区161、体区163、第二半导体区162以及底部区域164，但有时也会在形成这些区域之前实施倾斜注入工序。
在该制造方法中，栅极沟槽具有第一方向上的宽度较窄的第一部分和第一方向上的宽度较宽的第二部分。在倾斜注入工序中，以绕与第一方向正交的轴倾斜的照射角度来照射第二导电型杂质。因此，第二导电型杂质被注入至对第一部分的第一方向上的端部进行划定的第一侧面与对第二部分的第一方向上的端部进行划定的第二侧面。例如，在图16中，栅极沟槽具有第一方向150上的宽度较窄的第一部分110和第一方向150上的宽度较宽的第二部分120。当以参照符号130所示的倾斜的照射角度来照射第二导电型杂质时，第二导电型杂质被注入至对第一部分110的第一方向150上的端部进行划定的第一侧面112与对第二部分120的第一方向150上的端部进行划定的第二侧面122。在倾斜注入工序中，第二导电型杂质被注入到各个侧面上的深度范围根据第一方向上的栅极沟槽的宽度而不同。
在宽度较窄的第一部分中，第二导电型杂质向第一侧面中的较深的范围(即，与第二半导体区的下端的位置相比靠下侧的深度范围)的注入被抑制。因此，在该制造方法中，能够抑制在露出于第一侧面的范围内的体区中第二导电型杂质浓度增加的情况。因此，能够抑制绝缘栅型开关元件的栅极阈值的偏差。例如，在图16中，通过第一侧面112的相反侧的半导体层140等成为遮挡，从而抑制了第二导电型杂质向第一侧面112中的较深的范围的注入。因此，抑制了第二导电型杂质向第一侧面112中的与第二半导体区162的下端的位置162a相比靠下侧的深度范围的注入。即，抑制了第二导电型杂质向体区163的深度范围的注入。由此，能够抑制绝缘栅型开关元件的栅极阈值的偏差。
另一方面，在宽度较宽的第二部分中，第二导电型杂质被注入到第二侧面中的较深的范围(即，与第二半导体区的下端的位置相比靠下侧的深度范围)。由此，能够形成对体区与底部区域进行连接的第二导电型的连接区域。例如，在图16中，第二导电型杂质被注入到第二部分120的第二侧面122中的较深的范围(沟槽的底面附近的范围)。因此，在第二侧面122上，第二导电型杂质被注入到与第二半导体区162的下端的位置162a相比靠下侧的深度范围内。由此，能够在露出于第二侧面122的范围内形成对体区163与底部区域164进行连接的第二导电型的连接区域165。由于体区163与底部区域164通过连接区域165而被连接，因此能够抑制栅极沟槽附近的电场的集中。
如上文所说明的那样，根据该制造方法，能够制造出具有连接区域的绝缘栅型开关元件并且能够抑制批量生产时的栅极阈值的偏差。
此外，本说明书提供一种新的绝缘栅型开关元件。该绝缘栅型开关元件具有第一半导体区、体区、第二半导体区、栅极沟槽、底部区域、连接区域和栅电极。所述第一半导体区为第一导电型的区域。所述体区为，被配置在所述第一半导体区的至少一部分上的第二导电型的区域。所述第二半导体区为，被配置在所述体区的至少一部分上的第一导电型的区域。所述栅极沟槽具有在俯视观察半导体基板的表面时在第一方向上具有第一宽度的第一部分和在所述第一方向上具有与所述第一宽度相比较宽的第二宽度的第二部分。所述第一部分从所述表面起贯穿所述第二半导体区与所述体区而到达至所述第一半导体区。所述第二部分从所述表面起贯穿所述体区而到达至所述第一半导体区。所述底部区域为，被配置在露出于所述栅极沟槽的底面的范围内的第二导电型的区域。所述连接区域为，被配置在露出于对所述第二部分的所述第一方向上的端部进行划定的侧面的范围内，并且对所述体区与所述底部区域连接的第二导电型的区域。所述栅电极为，被配置在所述栅极沟槽内，并且通过栅绝缘层而与所述半导体基板绝缘。在对所述第一部分的所述第一方向上的端部进行划定的侧面上露出的范围内的所述体区的第二导电型杂质浓度低于，在所述连接区域的上部于对所述第二部分的所述第一方向上的端部进行划定的所述侧面上露出的范围内的所述体区的第二导电型杂质浓度。
根据该绝缘栅型开关元件，通过连接区域而对底部区域与体区进行连接，因此能够抑制栅极沟槽附近的电场的集中。此外，根据该结构，在第一部分的侧面上露出的范围内的体区的第二导电型杂质浓度较低，因此该浓度不易偏差。因此，栅极阈值稳定。
附图说明
图1为实施方式的MOSFET10的俯视图(省略了上部电极14与层间绝缘膜39的图)。
图2为图1的Ⅱ-Ⅱ线处的纵剖视图。
图3为图1的Ⅲ-Ⅲ线处的纵剖视图。
图4为MOSFET10的制造工序的说明图。
图5为MOSFET10的制造工序的说明图。
图6为MOSFET10的制造工序的说明图(与图2对应的纵剖视图)。
图7为MOSFET10的制造工序的说明图(与图3对应的纵剖视图)。
图8为MOSFET10的制造工序的说明图(与图2对应的纵剖视图)。
图9为MOSFET10的制造工序的说明图(与图3对应的纵剖视图)。
图10为MOSFET10的制造工序的说明图(与图2对应的纵剖视图)。
图11为MOSFET10的制造工序的说明图(与图3对应的纵剖视图)。
图12为改变例的MOSFET的俯视图。
图13为改变例的MOSFET的俯视图。
图14为图13的XIV-XIV线处的纵剖视图。
图15为改变例的制造方法的说明图。
图16为表示本说明书所公开的制造方法的一个示例的说明图。
具体实施方式
如图2、3所示，实施方式的MOSFET10具有半导体基板12、上部电极14和下部电极16。半导体基板12由SiC构成。上部电极14对半导体基板12的上表面12a进行覆盖。下部电极16对半导体基板12的下表面12b进行覆盖。另外，在本说明书中，将半导体基板12的厚度方向称为z方向，将与z方向正交的一个方向(与上表面12a平行的一个方向)称为x方向，将与z方向以及x方向正交的方向称为y方向。
如图1所示，在半导体基板12的内部以在半导体基板12的上表面12a上露出的方式而配置有源极区26与体接触区24a。以下，将在俯视观察半导体基板12的上表面12a时存在源极区26以及体接触区24a的范围称为元件范围60，且将元件范围60的外侧称为外部范围62。在元件范围60内形成有用于实施开关的结构。
如图2、3所示，半导体基板12具有漏极层20、漂移层22、体层24以及上述的源极区26。
如图2、3所示，漏极层20以从元件范围60跨至外部范围62的方式而被配置。漏极层20为n型杂质浓度较高的n型区域。漏极层20在半导体基板12的下表面12b的整个区域上露出。漏极层20与下部电极16相接。
如图2、3所示，漂移层22以从元件范围60跨至外部范围62的方式而被配置。漂移层22为与漏极层20相比n型杂质浓度较低的n型区域。漂移层22被配置在漏极层20上。漂移层22与漏极层20相接。
如图2、3所示，体层24被配置在漂移层22上。体层24为p型区域。体层24具有多个体接触区24a与低浓度体层24b。
低浓度体层24b为p型杂质浓度较低的p型区域。如图2、3所示，低浓度体层24b以从元件范围60跨至外部范围62的方式而被配置。低浓度体层24b被配置在漂移层22上，并且与漂移层22相接。如图1、3所示，低浓度体层24b在外部范围62内于半导体基板12的上表面12a上露出。
如图1、2所示，各个体接触区24a被配置于元件范围60内且低浓度体层24b的一部分的上部。各个体接触区24a为与低浓度体层24b相比p型杂质浓度较高的p型区域。各个体接触区24a与低浓度体层24b相接。各个体接触区24a在半导体基板12的上表面12a上露出。各个体接触区24a与上部电极14相接。如图1所示，各个体接触区24a被形成为在x方向上较长地延伸的条纹状。
如图1、2所示，各个源极区26在元件范围60内被配置于低浓度体层24b的一部分的上部。各个源极区26为与漂移层22相比n型杂质浓度较高的n型区域。各个源极区26在元件范围60内的不存在体接触区24a的位置(与体接触区24a邻接的位置)处被配置于低浓度体层24b上。各个源极区26与低浓度体层24b和体接触区24a相接。各个源极区26在半导体基板12的上表面12a上露出。各个源极区26与上部电极14相接。如图1所示，各个源极区26被形成为沿着体接触区24a而在x方向上延伸得较长的条纹状。
如图1所示，在半导体基板12的上表面12a上配置有多个栅极沟槽30。另外，在图1中，为了附图的便于观察性而利用阴影线来表示栅极沟槽30。各个栅极沟槽30具有在上表面12a上沿x方向延伸得较长的第一部分31和在上表面12a上沿y方向延伸得较长的第二部分32。即，各个栅极沟槽30在上表面12a上以L字状延伸。第一部分31的大部分位于元件范围60内，第一部分31的两端部从元件范围60向外部范围62突出。第二部分32从第一部分31的一个端部向y方向延伸。第二部分32的整体位于外部范围62内。在沿着y方向对栅极沟槽30的宽度进行测量时，第二部分32的宽度W2与第一部分31的宽度W1相比较宽。如图2、3所示，第一部分31与第二部分32均具有大致相同的深度。
如图1、2所示，各个第一部分31在元件范围60内，被配置于与源极区26邻接并且从体接触区24a分离的位置处。在z方向上，各个第一部分31贯穿源极区26与低浓度体层24b而到达至漂移层22。因此，在第一部分31的底部附近的范围内，漂移层22在第一部分31的两个侧面上露出。在漂移层22的上侧的范围内，低浓度体层24b在第一部分31的两个侧面上露出。在低浓度体层24b的上侧的范围内，源极区26在第一部分31的两个侧表面上露出。
如图1、3所示，各个第二部分32在外部范围62内被配置于与低浓度体层24b邻接的位置处。在z方向上，各个第二部分32贯穿低浓度体层24b而到达至漂移层22。因此，在上表面12a附近的范围内，低浓度体层24b在第二部分32的两个侧表面上露出。
如图2、3所示，在栅极沟槽30内(即，第一部分31以及第二部分32内)配置有底部绝缘层34、栅绝缘膜36以及栅电极38。底部绝缘层34为被配置在栅极沟槽30的底部附近处的较厚的绝缘层。与底部绝缘层34相比靠上侧的栅极沟槽30的侧面被栅绝缘膜36(绝缘体的薄膜)覆盖。在元件范围60内，源极区26、低浓度体层24b以及漂移层22与栅绝缘膜36相接。在底部绝缘层34的上侧的栅极沟槽30内配置有栅电极38。栅电极38通过底部绝缘层34以及栅绝缘膜36而与半导体基板12绝缘。此外，栅电极38的上表面被层间绝缘膜39覆盖。栅电极38通过层间绝缘膜39而与上部电极14绝缘。
半导体基板12还具有多个底部区域40和多个连接区域42。
底部区域40为p型区域。如图2、3所示，各个底部区域40被形成在露出于栅极沟槽30的底面的范围内。各个底部区域40沿着对应的栅极沟槽30的底面而延伸。各个底部区域40在对应的栅极沟槽30的底面整个区域(即，第一部分31的底面整个区域与第二部分32的底面整个区域)上露出。各个底部区域40通过漂移层22而相互分离。此外，除了形成有连接区域42的范围以外，各个底部区域40通过漂移层22而与低浓度体层24b分离。
连接区域42为p型区域。如图1、3所示，各个连接区域42被形成在露出于栅极沟槽30的第二部分32的一个侧面32a(对y方向上的一端进行划定的侧面)的范围内。各个连接区域42沿着对应的第二部分32的侧面32a而延伸。各个连接区域42的上端与低浓度体层24b连接。各个连接区域42的下端与对应的底部区域40连接。低浓度体层24b与底部区域40通过连接区域42而相互连接。在第二部分32的另一侧面(侧面32a的相反侧的侧面)上，未形成有连接区域42，从而漂移层22在底部附近的范围内露出。
另外，在连接区域42的上侧露出于侧面32a的范围内的低浓度体层24b(即，低浓度体层24b的侧面32a附近的部分)的p型杂质浓度与第一部分31的侧面附近的低浓度体层24b的p型杂质浓度相比较高。这是由于如后文所述那样，在用于形成连接区域42的倾斜注入工序中，向第二部分32的侧面32a的整个区域注入p型杂质。
对下部电极16的电位高于上部电极14的电位的情况下的MOSFET10的动作进行说明。当向栅电极38施加栅极阈值以上的电位时，在栅绝缘膜36附近的范围内的低浓度体层24b中将形成有沟道(反转层)。通过沟道而使源极区26与漂移层22相连接。即，电子从上部电极14起经由源极区26、沟道、漂移层22以及漏极层20而向下部电极16流动。即，MOSFET10导通而流通有电流。另外，由于在外部范围62内未形成有源极区26，因此外部范围62内不会有主电流流通。
当使栅电极38的电位降低至小于栅极阈值时，沟道消失从而MOSFET10断开。这时，由于向低浓度体层24b与漂移层22的界面的pn结施加有反向电压，因此耗尽层从低浓度体层24b向漂移层22内扩展。此外，由于各个底部区域40通过连接区域42而与低浓度体层24b连接，因此各个底部区域40的电位与低浓度体层24b的电位大致相等。因此，也向各个底部区域40与漂移层22的界面的pn结施加有反向电压。因此，耗尽层还从各个底部区域40向漂移层22内扩展。如此，通过从低浓度体层24b与底部区域40扩展的耗尽层，从而漂移层22的大致整个区域被耗尽化。因此，断开状态的MOSFET10能够保持较高的电压。此外，通过如上所述那样耗尽层从各个底部区域40向漂移层22内扩展，从而耗尽层迅速地向栅极沟槽30的底部的周边扩展。由此，能够抑制在栅极沟槽30的底部附近产生较高的电场的情况。因此，该MOSFET10具有较高的耐电压特性。
如上所述，在MOSFET10中，栅极沟槽30的第一部分31的侧面附近的低浓度体层24b的p型杂质浓度较低。因此，易于在该位置的低浓度体层24b中形成沟道，从而MOSFET10的栅极阈值较低。此外，由于该位置的低浓度体层24b的p型杂质浓度较低，因此该p型杂质浓度不易产生偏差。因此，MOSFET10的栅极阈值不易产生偏差。
接着，对MOSFET10的制造方法进行说明。准备具有与上述的漏极层20大致相同的n型杂质浓度的SiC基板(加工前的半导体基板12)。首先，如图4所示，通过外延生长而在漏极层20上形成漂移层22。接着，如图4所示，通过外延生长而在漂移层22上形成低浓度体层24b。
接着，如图5所示，通过离子注入而以被配置在低浓度体层24b上的方式来形成源极区26与体接触区24a。如图1所示，源极区26与体接触区24a被形成在半导体基板12的上表面12a的一部分的范围(元件范围60)内。因此，在外部范围62内，如图4所示，维持低浓度体层24b在上表面12a上露出的状态。
接着，如图6、7所示，在半导体基板12的上表面12a上形成抗蚀层50，并在抗蚀层50上形成开口部52。开口部52形成在应该形成栅极沟槽30的范围内。接着，隔着抗蚀层50而对半导体基板12的上表面12a进行蚀刻，从而形成栅极沟槽30。另外，也可以代替抗蚀层50而使用在氧化膜上设置有开口部的膜以作为掩膜。
接着，如图8、9所示，隔着抗蚀层50而向半导体基板12照射p型杂质。此处，以p型杂质的照射方向相对于上表面12a而成为垂直的方式来设定照射角度。通过抗蚀层50而防止了p型杂质向上表面12a的注入。穿过了开口部52的p型杂质被注入到栅极沟槽30的底面上。由此，在各个栅极沟槽30的底面上露出的范围内形成底部区域40。另外，也可以预先在栅极沟槽30的侧面与底面上形成厚度较薄的氧化膜，并贯穿氧化膜而向底面注入p型杂质。当以此方式来设置氧化膜时，能够通过氧化膜来抑制p型杂质向栅极沟槽30的侧面的注入。
接着，如图10、11所示，隔着抗蚀层50而向半导体基板12倾斜地照射p型杂质(倾斜注入工序)。此处，以p型杂质的照射方向相对于直立在上表面12a上的法线13而绕与x方向平行的轴倾斜的方式(即，以在法线13与照射方向之间设定有倾斜角度θ的方式)来设定照射角度。通过抗蚀层50而防止了p型杂质向上表面12a的注入。此外，穿过了开口部52的p型杂质被注入到对栅极沟槽30的y方向上的端部进行划定的一个侧面31a、32a上。即，如图10所示，在第一部分31中，p型杂质被注入到y方向上的一个侧面31a上。此外，如图11所示，在第二部分32中，p型杂质被注入到y方向上的一个侧面32a上。此时，p型杂质被注入到各个侧面31a、32a上的深度范围根据y方向上的栅极沟槽30的宽度而不同。
由于在第一部分31中，y方向上的宽度W1与第二部分32的y方向上的宽度W2相比较窄，因此通过侧面31a的相反侧的抗蚀层50或半导体层成为遮挡，从而抑制了p型杂质向侧面31a的较深的位置的注入。因此，在第一部分31中，p型杂质被注入到侧面31a的较浅的位置处。在第一部分31中，以满足D1＝W1/tanθ的关系的距离D1满足Ds＞D1的关系的方式来设定宽度W1。如图10所示，距离D1与从抗蚀层50的上表面到在侧面31a上被注入有p型杂质的范围的下端的位置为止的z方向上的距离大致一致。如图10所示，距离Ds表示从抗蚀层50的上表面到源极区26的下端的位置为止的z方向上的距离。通过满足Ds＞D1，从而抑制了在侧面31a上，p型杂质被注入到与源极区26的下端的位置相比靠下侧的深度范围内的情况。即，在侧面31a上，抑制了p型杂质向露出低浓度体层24b的深度范围的注入。
由于在第二部分32中，y方向上的宽度W2与第一部分31的y方向上的宽度W1相比较宽，因此p型杂质被注入到侧面32a上的深度范围较宽。在第二部分32中，以满足D2＝W2/tanθ的关系的距离D2满足Ds＜D2的关系的方式来设定宽度W2。距离D2与从抗蚀层50的上表面到在侧面32a上被注入有p型杂质的范围的下端的位置为止的z方向上的距离大致一致。通过满足Ds＜D2的关系，从而在侧面32a上，p型杂质被注入到与源极区26的下端的位置相比靠下侧的深度范围内。此外，图11的距离Db表示从抗蚀层50的上表面到在侧面32a上露出的范围内的体层24的下端的位置为止的z方向上的距离。在第二部分32中，以满足Db＜D2的关系的方式来设定宽度W2。因此，在第二部分32的侧面32a上，p型杂质被注入到与低浓度体层24b的下端的位置相比靠下侧的深度范围(即，露出漂移层22的深度范围)内。由此，在侧面32a上露出的范围内的漂移层22被p型化，从而形成p型的连接区域42。通过连接区域42而使低浓度体层24b与底部区域40相连接。另外，在第二部分32中，优选为，上述的距离D2被设定为大于从抗蚀层50的上表面到栅极沟槽30的底面为止的z方向上的距离Dt(参照图11)。通过以此方式来设定距离D2，从而能够将p型杂质注入到侧面32a的深度方向上的整个区域。因此，连接区域42易于与底部区域40连接。
如上文所说明的那样，在倾斜注入工序中，倾斜角度θ、宽度W1以及宽度W2被设定为满足Ds＞D1以及Ds＜D2这两个关系。由此，能够在第一部分31中抑制p型杂质向低浓度体层24b的注入，并且在第二部分32上形成连接区域42。
接着，通过对半导体基板12进行热处理，从而能够使被注入到半导体基板12中的杂质活化。
接着，如图2、3所示，将底部绝缘层34、栅绝缘膜36以及栅电极38形成在栅极沟槽30内。接着，形成层间绝缘膜39，并以覆盖层间绝缘膜39的方式而进一步形成上部电极14。接着，在半导体基板12的下表面12b上形成下部电极16。通过以上的工序，从而完成图1～3所示的MOSFET10。
根据上述的实施方式的倾斜注入工序，能够抑制在栅极沟槽30的第一部分31的侧面31a上，p型杂质被注入到低浓度体层24b的深度范围内的情况。由于侧面31a附近的低浓度体层24b为形成沟道的区域，因此当向该部分的低浓度体层24b注入p型杂质时，MOSFET10的栅极阈值将变高。根据实施方式的制造方法，能够抑制p型杂质向该部分的低浓度体层24b的注入，因此能够抑制栅极阈值的上升。因此，根据该方法，能够抑制MOSFET10的栅极阈值的偏差。此外，该部分的低浓度体层24b的p型杂质浓度还会影响MOSFET的导通电阻。因此，根据上述的倾斜注入工序，还能够抑制导通电阻的偏差。此外，根据该制造方法，能够在不对现有的制造方法追加工序的条件下抑制p型杂质向侧面31a附近的低浓度体层24b的注入。因此，根据该方法，能够效率地制造出MOSFET10。
另外，在实施方式的制造方法中，如图10所示，在倾斜注入工序中，在源极区26的深度范围内，p型杂质被注入到第一部分31的侧面31a上。但是，即使p型杂质被注入到源极区26内，也几乎不会对MOSFET10的特性造成影响。
此外，在实施方式的制造方法中，如图11所示，在倾斜注入工序中，在低浓度体层24b的深度范围内，p型杂质被注入到第二部分32的侧面32a上。但是，由于连接区域42的上部的低浓度体层24b不会成为电流路径，因此即使p型杂质被注入到该部分的低浓度体层24b中，也几乎不会对MOSFET10的特性造成影响。
另外，也可以采用如下方式，即，如图12所示，在第一部分31的x方向上的两端部上设置有第二部分32。
此外也可以采用如下方式，即，如图13所示，以连接两个第一部分31的方式而设置第二部分32。此外，如图13所示，即使在元件范围60内设置有连接区域42，也不太会成为问题。在该情况下，如图14所示，以贯穿源极区26与低浓度体层24b的方式而形成有栅极沟槽30的第二部分32。连接区域42沿着第二部分32的y方向上的一个侧面32a而被形成。连接区域42被形成在源极区26的下部。如此，即使在源极区26的下部形成连接区域42，也能够对低浓度体层24b与底部区域40进行连接。但是，当如图13所示那样在源极区26的下部形成连接区域42时，元件范围60内的电流路径将变少。因此，更优选为连接区域42被形成在未配置有源极区26的范围(例如，外部范围62)内。
此外，在上述的实施方式中，在形成源极区26以及体接触区24a后形成栅极沟槽30。但是，也可以在形成栅电极38后形成源极区26以及体接触区24a。在该情况下，如图15所示，在实施倾斜注入工序时不存在源极区26。在该情况下，通过在第一部分31的侧面31a上，向与后续形成的源极区26的下端的位置(图15的位置56)相比靠上侧注入p型杂质，从而能够抑制p型杂质向形成沟道的区域的注入。
此外，在上述的实施方式中，通过外延生长而形成低浓度体层24b。但是，也可以通过p型杂质的离子注入而形成低浓度体层24b。在该情况下，可以在形成栅电极38后形成低浓度体层24b。
此外，在上述的实施方式中，在实施p型杂质向底部区域40的注入工序后实施倾斜注入工序。但是，也可以将这些工序的实施顺序颠倒。
此外，虽然在上述的实施方式中对n沟道型的MOSFET进行了说明，但也可以将本说明书中公开的技术应用到其他的绝缘栅型开关元件中(例如，p沟道型的MOSFET、IGBT等)中。
对上述的实施方式的结构要素与权利要求的结构要素之间的关系进行说明。实施方式中的漂移层22为权利要求中的第一半导体区的一个示例。实施方式中的源极区26为权利要求中的第二半导体区的一个示例。实施方式的y方向为权利要求中的第一方向的一个示例。实施方式中的与x方向平行的轴(倾斜注入工序中的注入方向的倾斜轴)为权利要求中的在半导体基板的表面上与第一方向正交的轴的一个示例。实施方式中的侧面31a为权利要求中的第一侧面的一个示例。实施方式中的侧面32a为权利要求中的第二侧面的一个示例。
另外，在上述的实施方式中，优选为，连接区域被形成于在俯视观察半导体基板时不存在第二半导体区的范围(例如，外部范围)内。根据该结构，能够在不减少绝缘栅型开关元件的电流路径的条件下形成连接区域。
以上，虽然对本发明的具体示例进行了详细说明，但这些只不过是示例，并不对权利要求书进行限定。在权利要求书所记载的技术中，包括对以上所例示的具体示例进行了各种改变、变更后的内容。
本说明书或附图中所说明的技术要素通过单独或各种组合的方式来发挥技术上的有用性，并不限定于申请时权利要求所记载的组合。此外，本说明书或附图所例示的技术同时实现多个目的，并且实现其中一个目的本身便具有技术上的有用性。
符号说明
10：MOSFET；12：半导体基板；14：上部电极；16：下部电极；20：漏极层；22：漂移层；24：体层；26：源极区；30：栅极沟槽；31：第一部分；32：第二部分；34：底部绝缘层；36：栅绝缘膜；38：栅电极；39：层间绝缘膜；40：底部区域；42：连接区域。

Claims (3)

1.一种绝缘栅型开关元件的制造方法，包括：
层叠结构形成工序，在半导体基板上形成第一导电型的第一半导体区、被配置在所述第一半导体区的至少一部分上的第二导电型的体区与被配置在所述体区的至少一部分上的第一导电型的第二半导体区的层叠结构；
栅极沟槽形成工序，形成栅极沟槽，所述栅极沟槽具有在俯视观察所述半导体基板的表面时在第一方向上具有第一宽度的第一部分和在所述第一方向上具有与所述第一宽度相比较宽的第二宽度的第二部分，并且所述第一部分从所述表面起贯穿所述第二半导体区与所述体区而到达至所述第一半导体区，所述第二部分从所述表面起贯穿所述体区而到达至所述第一半导体区；
底部区域形成工序，在所述栅极沟槽的底面上露出的范围内形成第二导电型的底部区域；
倾斜注入工序，通过绕在所述表面上与所述第一方向正交的轴而以相对于直立在所述表面上的法线而倾斜的照射角度来照射第二导电型杂质，从而向对所述第一部分的所述第一方向上的端部进行划定的第一侧面与对所述第二部分的所述第一方向上的端部进行划定的第二侧面注入所述第二导电型杂质，所述第一宽度、所述第二宽度以及所述照射角度被设定为，在所述第一侧面上对所述第二导电型杂质向与所述第二半导体区的下端的位置相比靠下侧的深度范围内的注入进行抑制，并且在所述第二侧面上使所述第二导电型杂质被注入至与所述第二半导体区的下端的位置相比靠下侧的深度范围内，通过所述第二导电型杂质向所述第二侧面的注入从而形成对所述体区与所述底部区域进行连接的第二导电型的连接区域；
栅电极形成工序，在所述栅极沟槽内形成通过栅绝缘层而与所述半导体基板绝缘的栅电极。
2.如权利要求1所述的制造方法，其中，
所述连接区域被形成于，在俯视观察所述半导体基板时不存在所述第二半导体区的范围内。
3.一种绝缘栅型开关元件，具有：
第一导电型的第一半导体区；
第二导电型的体区，其被配置在所述第一半导体区的至少一部分上；
第一导电型的第二半导体区，其被配置在所述体区的至少一部分上；
栅极沟槽，其具有在俯视观察半导体基板的表面时在第一方向上具有第一宽度的第一部分和在所述第一方向上具有与所述第一宽度相比较宽的第二宽度的第二部分，并且所述第一部分从所述表面起贯穿所述第二半导体区与所述体区而到达至所述第一半导体区，所述第二部分从所述表面起贯穿所述体区而到达至所述第一半导体区；
第二导电型的底部区域，其被配置在露出于所述栅极沟槽的底面的范围内；
第二导电型的连接区域，其被配置在露出于对所述第二部分的所述第一方向上的端部进行划定的侧面的范围内，并且对所述体区与所述底部区域进行连接；
栅电极，其被配置在所述栅极沟槽内，并且通过栅绝缘层而与所述半导体基板绝缘，
在对所述第一部分的所述第一方向上的端部进行划定的侧面上露出的范围内的所述体区的第二导电型杂质浓度低于，在所述连接区域的上部于对所述第二部分的所述第一方向上的端部进行划定的所述侧面上露出的范围内的所述体区的第二导电型杂质浓度。
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