CN106549046B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN106549046B
CN106549046B CN201610796522.6A CN201610796522A CN106549046B CN 106549046 B CN106549046 B CN 106549046B CN 201610796522 A CN201610796522 A CN 201610796522A CN 106549046 B CN106549046 B CN 106549046B
Authority
CN
China
Prior art keywords
dummy
emitter
gate
semiconductor device
runner
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610796522.6A
Other languages
English (en)
Other versions
CN106549046A (zh
Inventor
小野沢勇一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN106549046A publication Critical patent/CN106549046A/zh
Application granted granted Critical
Publication of CN106549046B publication Critical patent/CN106549046B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4846—Connecting portions with multiple bonds on the same bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Materials Engineering (AREA)

Abstract

本发明提供能够进行虚拟沟槽部的筛选的半导体装置。本发明提供的半导体装置具备：半导体基板；虚拟沟槽部，其形成于半导体基板的表面侧；发射极，其形成于半导体基板的表面的上方，并具有俯视下的外周凹陷而成凹陷部；虚拟焊盘，其与虚拟沟槽部电连接，在俯视下至少一部分形成于凹陷部的内侧；以及虚拟线，其将发射极与虚拟焊盘电连接。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，关于具有沟槽结构的半导体装置，已知有通过在设备完成后施加适当的电场来筛选设备的技术。(例如，参照专利文献1、专利文献2)。
专利文献1：日本特开2014-053552号公报
专利文献2：日本特开2010-050211号公报
发明内容
技术问题
然而，在半导体装置具有电位被固定的虚拟沟槽结构的情况下，无法对形成有虚拟沟槽结构的区域施加适于筛选的电场。
技术方案
在本发明的第一形态中，提供一种半导体装置，具备：半导体基板；虚拟沟槽部，其形成于半导体基板的表面侧；发射极，其形成于半导体基板的表面的上方，并具有俯视下的外周凹陷而成的凹陷部；虚拟焊盘，其与虚拟沟槽部电连接，在俯视下至少一部分形成于凹陷部的内侧；以及虚拟线，其将发射极与虚拟焊盘电连接。
应予说明，上述的发明内容未列举本发明的所有特征。另外，这些特征群的再组合也能够成为发明。
附图说明
图1是半导体装置100的完成后的截面图的一个例子。
图2表示半导体装置100的俯视图的一个例子。
图3表示在制造过程中的筛选工序中的半导体装置100的截面图。
图4表示半导体装置100的制造工序的一个例子。
图5表示放大了实施例1的虚拟焊盘DP的周边部位的俯视图的一个例子。
图6是图5的区域A中的平面的截面图。
图7是表示图6中的a-a’截面的例图。
图8是表示图5的区域B中的平面的截面图。
图9是表示图8中的b-b’截面的例图。
图10表示实施例2的虚拟焊盘DP的放大了的俯视图的一个例子。
图11是图10的区域C中的平面的截面图。
图12是表示图11中的c-c’截面的例图。
图13是表示图11中的d-d’截面的例图。
图14是实施例3的半导体装置100的整体结构的示例俯视图。
符号说明
10：半导体基板
12：漂移区
14：缓冲区
16：发射极区
18：基极区
20：集电极区
30：虚拟沟槽部
32：虚拟绝缘膜
34：虚拟导电部
36：虚拟接触部
40：栅极沟槽部
42：栅极绝缘膜
44：栅极导电部
46：栅极接触部
48：相对端部
50：层间绝缘膜
60：发射极
62：发射极接触部
64：凹陷部
70：集电极
80：外部端子
100：半导体装置
具体实施方式
以下，通过发明的实施方式说明本发明，但以下的实施方式不限定权利要求的发明。另外，实施方式中说明的特征的所有组合不限定为发明的解决方案所必须的。
图1是表示半导体装置100的完成后的一个例子的截面图。本例的半导体装置100是形成于半导体基板10上的绝缘栅双极晶体管(IGBT：Insulated Gate BipolarTransistor)。在本例中，示出半导体装置100的组装后的截面结构和电气连接关系。
半导体装置100在其芯片的表面侧具备栅极沟槽部40、虚拟沟槽部30、层间绝缘膜50和发射极60。另外，半导体装置100在其芯片的背面侧具备集电极70。应予说明，在本说明书中，对于基板、层、区域等各部件来说，将发射极60侧的面称为表面，将集电极70侧的面称为背面。另外，将连结发射极60与集电极70的方向称为深度方向。
在半导体基板10上形成有漂移区12、缓冲区14、发射极区16、基极区18和集电极区20。半导体基板10具有第一导电型特性。本例的半导体基板10是N-型基板。半导体基板10可以为硅基板，也可以为碳化硅基板、氮化物半导体基板等。
漂移区12具有与半导体基板10相同的导电型特性。漂移区12是第一导电型区域。本例的漂移区12为N-型区域。
缓冲区14形成于漂移区12的背面侧。缓冲区14的杂质浓度比漂移区12的杂质浓度高。缓冲区14可以作为防止从基极区18的背面侧扩展的耗尽层到达集电极区20的电场终止层发挥功能。
基极区18从半导体基板10的设置发射极60的那一侧的端部起在规定的范围内形成。基极区18具有与半导体基板10不同的第二导电型特性。基极区18为P-型区域。应予说明，第一导电型和第二导电型可以为相反的导电型。
发射极区16与栅极沟槽部40邻接地形成于基极区18内。发射极区16是杂质浓度比漂移区12的杂质浓度高的第一导电型区域。本例的发射极区16为N+型区域。
栅极沟槽部40以在半导体基板10的表面沿着半导体基板10的深度方向延伸的方式形成。栅极沟槽部40具备栅极绝缘膜42和栅极导电部44。在栅极沟槽部40的侧壁形成有沟道区(反转层)。半导体装置100具有沿着与延伸方向垂直的排列方向以规定的间隔排列的1个或多个栅极沟槽部40。
虚拟沟槽部30以在半导体基板10的表面沿着与栅极沟槽部40的延伸方向相同的延伸方向延伸的方式形成。虚拟沟槽部30具备虚拟绝缘膜32和虚拟导电部34。半导体装置100具有沿着与延伸方向垂直的排列方向以规定的间隔排列的1个或多个虚拟沟槽部30。在本例中，多个虚拟沟槽部30与多个栅极沟槽部40并列且交替地排列。
层间绝缘膜50设置在形成于半导体基板10的表面侧的电极与半导体基板10之间。层间绝缘膜50具有以规定的图案形成的开口。在层间绝缘膜50的开口中形成有接触部，所述接触部将层间绝缘膜50上的电极与形成于半导体基板10的表面的规定区域连接。例如，层间绝缘膜50为PSG膜或BPSG膜等绝缘膜。
发射极60在半导体基板10的表面侧形成于层间绝缘膜50的上方。对应层间绝缘膜50的开口的图案，发射极60与发射极区16电连接。发射极60由金属等导电材料形成。例如，发射极60的至少一部分的区域由铝形成。各电极可以具有由包含钨的材料形成的区域。
图2表示半导体装置100的俯视图的一个例子。在本例中，表示的是引线键合工序后的半导体装置100。在半导体装置100的表面上形成有栅极焊盘GP、虚拟焊盘DP和发射极60。
发射极60具有俯视下的外周凹陷而成的凹陷部64。本例的发射极60具有第一凹陷部64-1和第二凹陷部64-2共2个凹陷部64。在本说明书中，俯视是指从与形成发射极60的半导体基板10的表面垂直的方向观察的视角。本例的凹陷部64相对于发射极60的中心线EC呈线对称配置。本例的中心线EC以穿过发射极60的中心的直线来定义。
栅极焊盘GP与栅极导电部44电连接。栅极焊盘GP在俯视下形成于发射极60所具有的第一凹陷部64-1的内侧。在本例中，第一凹陷部64-1以相对于中心线EC呈线对称的方式形成，与此相对应，栅极焊盘GP也以相对于中心线EC呈线对称的方式形成。栅极焊盘GP不需要完全配置在第一凹陷部64-1的内侧，至少有一部分被包含于发射极60的第一凹陷部64-1即可。例如，栅极焊盘GP为四方形的情况下，可以将三个边与发射极60的端部对置配置的情况作为形成于凹陷部64的内侧情况。应予说明，可以在发射极60的外周形成与栅极焊盘GP连接的栅极浇道GR(Gate runner)。
虚拟焊盘DP与虚拟导电部34电连接。虚拟焊盘DP在俯视下形成于发射极60所具有的第二凹陷部64-2的内侧。本例的第二凹陷部64-2以相对于中心线EC呈线对称的方式形成，与此相对应，虚拟焊盘DP也以相对于中心线EC呈线对称的方式形成。虚拟焊盘DP不需要完全配置于第二凹陷部64-2的内侧，至少有一部分包含于发射极60的第二凹陷部64-2即可。例如，虚拟焊盘DP为四方形的情况下，可以将三个边与发射极60的端部对置配置的情况作为形成于凹陷部64的内侧的情况。应予说明，可以在发射极60的外周形成与虚拟焊盘DP连接的虚拟浇道DR(Dummy runner)。
外部端子80介由1个或多个发射线EW(Emitter wire)与发射极60电连接。本例的外部端子80通过相互并列配置的3根发射线EW1-EW3将发射极60与外部端子80电连接。由于外部端子80相对于中心线EC配置在X轴的正方向侧，所以发射线EW的引出侧在X轴的正方向侧。发射线EW1-EW3与发射极60之间分别具有2个连接点，且与外部端子80之间分别具有1个连接点。发射线EW与各电极之间的连接点的个数不受本例限定，可以进行适当改变。应予说明，在本说明书中，连接点是指键合线(bonding wire)与电极接触的面的中心点。
例如，发射线EW1通过连接点P1a、P1b与发射极60电连接，并通过连接点P1c与外部端子80电连接。发射线EW2通过连接点P2a、P2b与发射极60电连接，并通过连接点P2c与外部端子80电连接。发射线EW3通过连接点P3a、P3b与发射极60电连接，并通过连接点P3c与外部端子80电连接。
连接点P1a、P2a、P3a是在各发射线EW1-EW3中配置于X轴的负方向侧的最远处的连接点。本例的连接点P1a、P2a、P3a配置在比中心线EC更靠近X轴的负方向侧。另一方面，连接点P1b、P2b、P3b与连接点P1a、P2a、P3a相比，配置于X轴的正方向侧。本例的连接点P1b、P2b、P3b与中心线EC相比，配置于X轴的正方向侧。即，各发射线EW1-EW3相对于中心线EC在引出侧具有至少1个连接点，并且相对于中心线EC在与引出侧相反的一侧具有至少1个连接点。
发射线EW1-EW3以相互并列的方式排列。即，连结连接点P1a、P1b、P1c的虚设直线与连结连接点P2a、P2b、P2c的虚拟直线和连结连接点P3a、P3b、P3c的虚拟直线大致平行。在此，发射线EW1-EW3大致平行地排列是指不需要各虚拟直线完全平行，也包括发生引线键合时产生的连接点的偏离、对半导体装置100的特性几乎不造成影响的偏离的情况。
另外，发射线EW1-EW3等间隔地排列。发射线EW1与发射线EW2之间的间隔由连接点P1a与P2a的距离W12表示。另外，发射线EW2与发射线EW3之间的间隔由连接点P2a与P3a的距离W23表示。在本例中，距离W12与距离W23相等。但是，发射线EW1-EW3的各自之间的间隔可以不同。应予说明，发射线EW1与发射线EW2的间隔也可以由连接点P1b与P2b的距离表示。同样地，发射线EW2与发射线EW3的间隔也可以由连接点P2b与P3b的距离表示。
虚拟焊盘DP介由虚拟线DW(dummy wire)与发射极60电连接。本例的虚拟焊盘DP通过连接点Pd与发射极60电连接，并通过连接点Pd’与虚拟焊盘DP电连接。
虚拟线DW的连接点Pd配置在与引出侧相反的一侧(X轴的负方向侧)。优选虚拟线DW的连接点Pd设置要远离虚拟焊盘DP。例如，优选连接点Pd与连接点Pd’之间的间隔比邻接于虚拟焊盘DP的发射线EW1的连接点P1a与连接点Pd’之间的间隔大。
另外优选的是，发射线EW1-EW3的引出侧在X轴的正方向侧的情况下，与发射线EW1-EW3在X轴的负方向侧的位于最远处的连接点P1a、P2a、P3a相比，连接点Pd配置在X轴的负方向侧的更远处。即，优选虚拟线DW的连接点Pd与发射线EW1-EW3的连接点P1a、P2a、P3a相比，与引出侧的相反侧的发射极60的端部之间的距离更小。由此，虚拟线DW的键合时的转动的自由度提高。
此外，优选虚拟线DW与发射线EW1-EW3按规定距离远离配置。例如，优选虚拟线DW与发射线EW1之间的间隔比发射线EW1-EW3彼此之间的间隔大。即，虚拟线DW的连接点Pd与发射线EW1的连接点P1a之间的距离Wde比发射线EW1-EW3彼此之间的间隔即距离W12和W23大。
在此，由于在发射线EW的各连接点上电流集中，所以与连接点以外的区域相比，连接点的电位上升。这样，通过使虚拟线DW的连接点Pd尽量远离发射线EW的连接点P1a，从而不易受到因电位上升造成的对虚拟线DW的影响。
图3是处于制造过程中的筛选工序的半导体装置100的截面图。本例的半导体装置100与图1所示的完成后的半导体装置100的不同点在于，虚拟导电部34与发射极60之间未进行电连接。
在筛选工序中，评价虚拟绝缘膜32和栅极绝缘膜42的可靠性。具体而言，通过在隔着虚拟绝缘膜32的虚拟导电部34与半导体层之间以及在隔着栅极绝缘膜42的栅极导电部44与半导体层之间施加规定的电压来评价虚拟绝缘膜32和虚拟导电部34的可靠性。例如，筛选时施加到虚拟导电部34与发射极60之间的规定的电压是比额定电压(即，由产品规格设定的上限值)大的电压值，且是比虚拟绝缘膜32的绝缘破坏耐压低的值。
本例的半导体装置100虽然在表面侧形成有发射极60，但未实施键合工序和形成集电极70等的背面侧的工序。即，在进行筛选工序时，由于尚未进行键合工序，因此虚拟导电部34与发射极60之间处于电断开的状态。同样地，栅极导电部44与发射极60之间也处于电断开的状态。由此，能够筛选虚拟绝缘膜32和栅极导电部44这两方。
应予说明，在现有的具有虚拟沟槽部的半导体装置中，虚拟导电部的电位被固定为与发射极和/或源极相同的电位，因此难以在虚拟绝缘膜施加适当的电场。因此，无法适当地筛选虚拟绝缘膜。
图4表示半导体装置100的制造工序的一个例子。在本例中，经S100～S116进行虚拟沟槽部30的适当的筛选，制造半导体装置100。
首先，在半导体基板10上形成漂移区12、发射极区16、基极区18、虚拟沟槽部30和栅极沟槽部40等表面侧结构(S100)。表面侧结构可以通过半导体制造工序中使用的通常方法形成。
接下来，在半导体基板10的表面侧形成具有规定的图案的层间绝缘膜50(S102)。层间绝缘膜50的图案的形成可以为蚀刻方式，也可以为剥离方式。其后，在半导体基板10的表面侧形成表面侧电极(S104)。表面侧电极是指虚拟焊盘DP、栅极焊盘GP和发射极60。
接着，筛选虚拟绝缘膜32和栅极绝缘膜42(S106)。通过在形成表面侧电极之后进行筛选，从而能够进行正确的筛选。另外，对在筛选工序中被判断为不合格的半导体芯片进行标记，由此可以在后续的工序中去除。其后，形成背面侧电极(S108)。例如，背面侧电极为集电极70。
半导体装置100的结构形成后，进行除了筛选以外的通常的晶片检查(S110)。例如，晶片检查是通过对半导体装置100通电来评价是否正常动作的WAT(Wafer AcceptanceTest：晶片允收测试)。在晶片检查中，评价阈值电压、有无漏电流、导通电压等。应予说明，即使在晶片检查工序中，也能对被判断为不合格的半导体芯片进行标记，从而可以在后续的工序中去除。
接着，将半导体晶片切割为单个的芯片状(S112)。此时，去除S106的筛选工序或S110的晶片检查工序中被判断为不合格的半导体芯片。例如，在半导体晶片的切割后，通过仅选出被判断为合格的半导体芯片，从而去除被判断为不合格的半导体芯片。由此，能够简化后续的组装工序。
接下来，进行封装半导体芯片的通常的组装工序。例如，将半导体芯片的背面焊接(mount：贴装)在DCB(Direct Copper Bonding：直接键合铜)基板等绝缘基板上(S114)。其后，通过引线键合，对虚拟焊盘DP、栅极焊盘GP和发射极60进行引线键合。由此，完成图2所示的沟槽栅型IGBT的半导体装置100。
(实施例1)
图5表示放大了实施例1的虚拟焊盘DP的周边部位的俯视图的一个例子。在本例中，图示的是形成于虚拟焊盘DP的周边的虚拟浇道DR和栅极浇道GR。
虚拟浇道DR设置于发射极60的外周。本例的虚拟浇道DR沿着发射极60的第二凹陷部64-2被配置。虚拟浇道DR在发射极60的第二凹陷部64-2的内侧与虚拟焊盘DP电连接。这样，本例的虚拟浇道DR的至少有一部分形成于发射极60的第二凹陷部64-2的内侧。
栅极浇道GR沿着虚拟浇道DR和发射极60的外周被设置。本例的栅极浇道GR具有第一相对端部48-1和第二相对端部48-2。在第一相对端部48-1与第二相对端部48-2之间配置有虚拟浇道DR。即，虚拟浇道DR横跨设置在第一相对端部48-1与第二相对端部48-2之间。由此，能够使形成于栅极浇道GR的内周的虚拟浇道DR与配置在栅极浇道GR的外侧的虚拟焊盘DP电连接。应予说明，本例的栅极浇道GR由多晶硅等导电性材料形成。
图6是图5的区域A中的平面的截面图。区域A表示发射极60的虚拟焊盘DP侧的端部、虚拟浇道DR和栅极浇道GR的一部分。
虚拟沟槽部30在俯视下从发射极60延伸到虚拟浇道DR。虚拟沟槽部30所具有的虚拟导电部34的至少一部分介由虚拟接触部36与虚拟浇道DR电连接。
虚拟接触部36在俯视下与多个虚拟沟槽部30对应地配置。本例的设置虚拟接触部36的位置只是一个例子，虚拟接触部36的个数和形状可以任意选择。虚拟接触部36例如由金属等导电性的材料形成。
栅极沟槽部40在俯视下从发射极60超过虚拟浇道DR而延伸到栅极浇道GR。栅极沟槽部40所具有的栅极导电部44的至少一部分介由栅极接触部46而与栅极浇道GR电连接。
栅极接触部46在俯视下与多个栅极沟槽部40对应地配置。本例的设有栅极接触部46的位置只是一个例子，栅极接触部46的个数和形状可以任意选择。例如，栅极接触部46由金属等导电性的材料形成。
发射极接触部62在俯视下与位于栅极沟槽部40的两侧的发射极区16对应地配置。本例的设置发射极接触部62的位置只是一个例子，发射极接触部62的个数和形状可以任意选择。发射极接触部62例如由金属等导电性的材料形成。
图7是表示图6中的a-a’截面的例图。a-a’截面是设有虚拟浇道DR的区域中的、与虚拟沟槽部30和栅极沟槽部40垂直交叉的截面。
在设有虚拟浇道DR的区域中，虚拟接触部36将虚拟导电部34和虚拟浇道DR电连接。另一方面，栅极导电部44被层间绝缘膜50覆盖而不与虚拟浇道DR电连接。
图8是图5的区域B中的平面的截面图。区域B是夹设于第一相对端部48-1与第二相对端部48-2之间的虚拟浇道DR的周边区域。
在本例中，在设有栅极浇道GR的区域中，通过栅极接触部46将栅极导电部44与栅极浇道GR电连接。另一方面，在设有虚拟浇道DR的区域中不设置栅极接触部46。因此在这种情况下，在设有虚拟浇道DR的区域中则通过虚拟接触部36将虚拟浇道DR与虚拟导电部34电连接。本例的虚拟接触部36和栅极接触部46的形状、个数和位置只是一个例子，本发明并不限于此。
图9是表示图8中的b-b’截面的一个例子的图。b-b’截面是包括位于第一相对端部48-1周边的栅极浇道GR和虚拟浇道DR的区域中的、与虚拟沟槽部30和栅极沟槽部40垂直交叉的截面。
在设有栅极浇道GR的区域中，通过栅极接触部46将栅极浇道GR与栅极导电部44电连接。另一方面，在设有栅极浇道GR的区域中，虚拟导电部34被层间绝缘膜50覆盖而不与栅极浇道GR电连接。另外，在设有虚拟浇道DR的区域中，栅极沟槽部40被层间绝缘膜50覆盖而不与虚拟浇道DR电连接。
(实施例2)
图10表示实施例2的虚拟焊盘DP周边的放大了的俯视图的一个例子。本例的栅极浇道GR不具有相对端部48。
与实施例1的情况一样，虚拟焊盘DP中至少有一部分形成于第二凹陷部64-2的内侧。虚拟浇道DR与虚拟焊盘DP连接，且以包围发射极60的外侧的方式形成为环形状。
栅极浇道GR以包围发射极60和虚拟浇道DR的外周的方式形成为环形状。由于本例的栅极浇道GR不具有实施例1中涉及的栅极浇道GR所具有的相对端部48，所以能够更均匀地控制栅极导电部44的电位。
图11是图10的区域C中的平面的截面图。区域C所对应的是虚拟焊盘DP和栅极浇道GR的局部区域。
在虚拟焊盘DP的下层形成有虚拟沟槽部30和栅极沟槽部40的至少一部分。另外，在栅极浇道GR的下层形成有栅极沟槽部40的至少一部分。
在本例中，在设有虚拟焊盘DP的区域中，通过配置虚拟接触部36，将虚拟焊盘DP与虚拟导电部34电连接。在设有虚拟焊盘DP的区域中，不配置栅极接触部46。另外，在设有虚拟焊盘DP的区域中，通过配置发射极接触部62，将虚拟焊盘DP与发射极区16电连接。
另一方面，在设有栅极浇道GR的区域中，通过配置栅极接触部46，将栅极浇道GR与栅极导电部44电连接。在设有栅极浇道GR的区域中，不配置虚拟接触部36。
图12是表示图11中的c-c’截面的一个例子的图。c-c’截面是设有虚拟焊盘DP的区域中的、与虚拟沟槽部30和栅极沟槽部40垂直交叉的截面。
在设有虚拟焊盘DP的区域中，通过虚拟接触部36将虚拟导电部34与虚拟焊盘DP电连接。另一方面，栅极导电部44被层间绝缘膜50覆盖而不与虚拟焊盘DP电连接。
图13是表示图11中的d-d’截面的例图。d-d’截面是设有虚拟焊盘DP的区域中的、与虚拟沟槽部30和栅极沟槽部40垂直交叉的截面。
在设有虚拟焊盘DP的区域中，通过发射极接触部62将发射极区16与虚拟焊盘DP电连接。另一方面，虚拟导电部34和栅极导电部44被层间绝缘膜50覆盖而不与虚拟焊盘DP电连接。
(实施例3)
图14是实施例3的半导体装置100的整体结构的示例俯视图。本例的虚拟焊盘DP以相对于发射极60的中心线EC呈非对称的方式配置。
虚拟焊盘DP相对于中心线EC被配置在X轴的正方向侧。由此，能够增长虚拟线DW的两端的连接点Pd与Pd’之间的间隔，因此容易将虚拟线DW引线键合。例如，连接点Pd与Pd’之间的间隔可以为虚拟线DW的直径的5倍以上，优选为10倍以上。另外，连接点Pd与Pd’之间的间隔可以为1mm以上，优选为2mm以上。即，在将虚拟焊盘DP配置于引出侧(X轴的正方向侧)的情况下，优选虚拟线DW的连接点Pd相对于发射线EW1-EW3各自的连接点P1a、P1b、P1c被配置在与引出侧相反的一侧(X轴的负方向侧)。
另一方面，栅极焊盘GP相对于中心线EC对称配置。但是，栅极焊盘GP也可以与虚拟焊盘DP一样，以相对于中心线EC非对称的方式配置。
以上，使用实施方式说明了本发明，但本发明的技术的范围不限于上述实施方式中记载的范围。本领域技术人员会明白可以对上述实施方式进行各种变更或改良。根据权利要求书的记载可知，对上述实施方式进行的各种变更或改良的方式显然也包括在本发明的技术方案内。
应当注意的是，在权利要求书、说明书和附图中所示的装置、系统、程序和方法中的动作、顺序、步骤和阶段等各处理的执行顺序并未特别明确“在……之前”，“事先”等，另外，只要不是后续处理中需要使用之前处理的结果，就可以按任意顺序实现。方便起见，对权利要求书、说明书和附图中的动作流程使用“首先”，“接下来”等进行说明，也不表示一定要按照该顺序实施。

Claims (15)

1.一种半导体装置，其特征在于，具备：
半导体基板；
虚拟沟槽部，其形成于所述半导体基板的表面侧；
发射极，其形成于所述半导体基板的表面的上方，并具有俯视下的外周凹陷而成的凹陷部；
虚拟焊盘，其与所述虚拟沟槽部电连接，在俯视下至少一部分形成于所述凹陷部的内侧；
虚拟线，其将所述发射极与所述虚拟焊盘电连接；以及
1个或多个发射线，所述1个或多个发射线具有与所述发射极连接的连接点，并且引出到所述发射极的外部，将所述发射极与外部端子电连接，
所述虚拟线在隔着所述虚拟焊盘与所述1个或多个发射线被引出时的引出侧相反的一侧具有与所述发射极连接的连接点。
2.根据权利要求1所述的半导体装置，其特征在于，所述1个或多个发射线在所述1个或多个发射线的引出侧和隔着所述虚拟焊盘与所述引出侧相反的一侧这两侧具有与所述发射极连接的连接点。
3.根据权利要求2所述的半导体装置，其特征在于，所述1个或多个发射线包括与所述虚拟线相邻的第一发射线和与所述第一发射线相邻且与其并列排列的第二发射线，
所述虚拟线的所述连接点与所述第一发射线的连接点之间的间隔比所述第一发射线的连接点与所述第二发射线的连接点之间的间隔大。
4.根据权利要求2所述的半导体装置，其特征在于，与所述1个或多个发射线的连接点相比，所述虚拟线的所述连接点在与所述多个发射线的引出侧相反的一侧离所述发射极的端部的距离更近。
5.根据权利要求3所述的半导体装置，其特征在于，与所述1个或多个发射线的连接点相比，所述虚拟线的所述连接点在与所述多个发射线的引出侧相反的一侧离所述发射极的端部的距离更近。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，在俯视下,所述虚拟焊盘以相对于所述发射极的中心线呈非对称的方式配置。
7.根据权利要求1～5中任一项所述的半导体装置，其特征在于，所述半导体装置还具备：
栅极沟槽部，其形成于所述半导体基板的表面侧；以及
栅极焊盘，其与所述栅极沟槽部电连接，在俯视下以相对于所述发射极的中心线呈线对称的方式配置。
8.根据权利要求7所述的半导体装置，其特征在于，所述栅极沟槽部的至少一部分形成于所述虚拟焊盘的下层。
9.根据权利要求8所述的半导体装置，其特征在于，所述半导体装置还具备：
发射极区，其以与所述栅极沟槽部邻接的方式形成于所述半导体基板的表面；以及
接触部，其将所述虚拟焊盘与所述发射极区电连接。
10.根据权利要求7所述的半导体装置，其特征在于，所述半导体装置还具备：
栅极浇道，其在俯视下形成于所述发射极的外侧，将所述栅极沟槽部与所述栅极焊盘电连接；以及
虚拟浇道，其在俯视下配置在所述发射极的外周与所述栅极浇道的内周之间，将所述虚拟沟槽部与所述虚拟焊盘电连接。
11.根据权利要求8或9所述的半导体装置，其特征在于，所述半导体装置还具备：
栅极浇道，其在俯视下形成于所述发射极的外侧，将所述栅极沟槽部与所述栅极焊盘电连接；以及
虚拟浇道，其在俯视下配置在所述发射极的外周与所述栅极浇道的内周之间，将所述虚拟沟槽部与所述虚拟焊盘电连接。
12.根据权利要求10所述的半导体装置，其特征在于，所述栅极焊盘在俯视下形成于所述虚拟浇道和所述栅极浇道的外侧，
所述栅极浇道具有第一相对端部和与所述第一相对端部对置的第二相对端部，
所述虚拟浇道在俯视下以横跨所述第一相对端部与所述第二相对端部之间部分的方式形成。
13.根据权利要求11所述的半导体装置，其特征在于，所述栅极焊盘在俯视下形成于所述虚拟浇道和所述栅极浇道的外侧，
所述栅极浇道具有第一相对端部和与所述第一相对端部对置的第二相对端部，
所述虚拟浇道在俯视下以横跨所述第一相对端部与所述第二相对端部之间部分的方式形成。
14.根据权利要求10所述的半导体装置，其特征在于，所述栅极浇道在俯视下具有覆盖所述发射极的外周的环形状。
15.根据权利要求11所述的半导体装置，其特征在于，所述栅极浇道在俯视下具有覆盖所述发射极的外周的环形状。
CN201610796522.6A 2015-09-16 2016-08-31 半导体装置 Active CN106549046B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-183087 2015-09-16
JP2015183087A JP6665457B2 (ja) 2015-09-16 2015-09-16 半導体装置

Publications (2)

Publication Number Publication Date
CN106549046A CN106549046A (zh) 2017-03-29
CN106549046B true CN106549046B (zh) 2020-11-20

Family

ID=58238926

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610796522.6A Active CN106549046B (zh) 2015-09-16 2016-08-31 半导体装置

Country Status (3)

Country Link
US (1) US9870965B2 (zh)
JP (1) JP6665457B2 (zh)
CN (1) CN106549046B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107112370B (zh) * 2015-06-30 2020-08-28 富士电机株式会社 半导体装置及其制造方法
CN105226090B (zh) * 2015-11-10 2018-07-13 株洲中车时代电气股份有限公司 一种绝缘栅双极晶体管及其制作方法
JP6634860B2 (ja) * 2016-02-10 2020-01-22 株式会社デンソー 半導体装置
DE102016117264B4 (de) 2016-09-14 2020-10-08 Infineon Technologies Ag Leistungshalbleiterbauelement mit Steuerbarkeit von dU/dt
US10256331B2 (en) * 2017-03-03 2019-04-09 Pakal Technologies, Inc. Insulated gate turn-off device having low capacitance and low saturation current
DE112019000095T5 (de) * 2018-03-15 2020-09-24 Fuji Electric Co., Ltd. Halbleitervorrichtung
JP7024891B2 (ja) 2019-02-07 2022-02-24 富士電機株式会社 半導体装置
CN116072023A (zh) * 2019-12-17 2023-05-05 厦门天马微电子有限公司 一种显示面板和显示装置
JP2022015781A (ja) * 2020-07-10 2022-01-21 三菱電機株式会社 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005011986A (ja) * 2003-06-19 2005-01-13 Sanyo Electric Co Ltd 半導体装置
JP5359182B2 (ja) * 2008-01-28 2013-12-04 富士電機株式会社 半導体装置
JP5239621B2 (ja) 2008-08-20 2013-07-17 株式会社デンソー 半導体装置の製造方法
JP4840482B2 (ja) * 2008-10-14 2011-12-21 株式会社デンソー 半導体装置
JP5228800B2 (ja) * 2008-10-29 2013-07-03 株式会社デンソー 絶縁ゲート型半導体装置の駆動回路
JP5568922B2 (ja) * 2009-08-24 2014-08-13 三菱電機株式会社 半導体装置およびその製造方法
WO2011111500A1 (ja) * 2010-03-09 2011-09-15 富士電機システムズ株式会社 半導体装置
JP5618613B2 (ja) * 2010-05-07 2014-11-05 三菱電機株式会社 半導体装置
US8836150B2 (en) * 2010-11-29 2014-09-16 Toyota Jidosha Kabushiki Kaisha Semiconductor device
US8502346B2 (en) * 2010-12-23 2013-08-06 Alpha And Omega Semiconductor Incorporated Monolithic IGBT and diode structure for quasi-resonant converters
US8354733B2 (en) * 2011-03-04 2013-01-15 International Rectifier Corporation IGBT power semiconductor package having a conductive clip
JP2013197331A (ja) * 2012-03-21 2013-09-30 Sumitomo Electric Ind Ltd 半導体デバイス
JP6115050B2 (ja) * 2012-09-10 2017-04-19 トヨタ自動車株式会社 半導体装置
WO2015025422A1 (ja) * 2013-08-23 2015-02-26 三菱電機株式会社 半導体装置
JP6404591B2 (ja) 2014-04-23 2018-10-10 富士電機株式会社 半導体装置の製造方法、半導体装置の評価方法および半導体装置
JP2016025124A (ja) * 2014-07-16 2016-02-08 株式会社デンソー 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US9870965B2 (en) 2018-01-16
CN106549046A (zh) 2017-03-29
US20170077004A1 (en) 2017-03-16
JP2017059672A (ja) 2017-03-23
JP6665457B2 (ja) 2020-03-13

Similar Documents

Publication Publication Date Title
CN106549046B (zh) 半导体装置
CN108987386B (zh) 半导体装置
US10403554B2 (en) Method for manufacturing semiconductor device
US10797183B2 (en) Capacitor
JP6668804B2 (ja) 半導体装置
US10128345B2 (en) Semiconductor device
US8710568B2 (en) Semiconductor device having a plurality of elements on one semiconductor substrate and method of manufacturing the same
US20220084880A1 (en) Semiconductor device and manufacturing method
JP2017168659A (ja) 半導体装置および製造方法
JP2018537859A5 (zh)
WO2015014166A1 (zh) Igbt器件及整晶圆igbt芯片的封装方法
JP7225562B2 (ja) 半導体装置
US20240079406A1 (en) Semiconductor device and method for fabricating semiconductor device
JP2020177955A (ja) 炭化珪素半導体装置
CN117015857A (zh) 半导体装置
CN113823672A (zh) 半导体装置及其制造方法
CN107946361B (zh) 半导体装置
CN109755239B (zh) 半导体装置
US20220392815A1 (en) Semiconductor device
JP7139232B2 (ja) 半導体装置及び半導体装置の製造方法
CN113140547B (zh) 半导体装置及裂纹检测方法
JP6681948B2 (ja) 半導体装置の製造方法および半導体装置の評価方法
US10896885B2 (en) High-voltage MOSFET structures
JP2008181988A (ja) 半導体装置
JP2017055007A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant