CN106463573B - 发光器件及其成形方法 - Google Patents

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Abstract

不同实施例提供形成发光器件的方法和由其形成的发光器件。不同实施例的发光器件改变极化诱导界面电荷的极性，使得在发光器件的有源层和电子阻挡层的界面处的极性诱导电荷是负的。

Description

发光器件及其成形方法
相关申请的交叉引用
本申请要求于2014年5月14日提交的申请号为61/996,661的美国临时专利申请的优先权，出于所有目的，该临时申请的全部内容通过引用并入本文。
技术领域
实施例一般涉及发光器件及其成形方法。
背景技术
发光二极管(LED)，例如，GaN基的LED被认为是下一代固态照明的光源的选择，并且在该领域的研究和开发在过去几十年中已经取得了巨大的进步。越来越多的应用采用GaN基LED，如LED电视、手机、交通灯、LCD背光、全彩显示和一般照明。在各种应用中，通用照明市场最大和最具经济吸引力，并且在技术上也提出了最大的挑战。
然而，效率下降，在高功率操作下LED的效率降低的现象，对LED的性能设置限制。例如，高端LED产品能够释放大约50％的效率，这远远超出接近统一的理论极限。存在许多对LED效率有负面影响的问题，例如电子溢出、空穴注入不足和俄歇复合等等。
图1示出了常规的LED层结构101。层结构101包括无意掺杂的氮化镓(u-GaN)层110、n型GaN(n-GaN)层120、有源层130、p型氮化铝镓(p-AlGaN)层140以及构筑在衬底100上的p型GaN(p-GaN)层150，例如c-面蓝宝石衬底。有源层130可以包括单量子阱或多量子阱结构。
从有源区到LED的p型区的电子溢出是导致效率下降的原因之一。p型AlGaN层140应用于LED结构以减少电子溢出，并且被称为电子阻挡层(EBL)。没有极化诱发界面电荷的有源层130，EBL层140和p-GaN层150的对应能带图如图2(a)和2(b)所示。
然而，由于在有源区和LED的p-AlGaN EBL的界面处的无意的极化诱导的正电荷，电子阻挡效应可能被削弱，并且空穴注入也可能被削弱，因此在传统LED结构的EBL的有效性受损。这是因为LED通常在作为极性取向的蓝宝石衬底的(0001)c-面上生长，且因此在有源层/p-AlGaN EBL的界面处产生极化诱导的正电荷140a和在p-AlGaN EBL/p-GaN层的界面处产生极化诱导的负电荷140b是由于自发极化失配和压电极化，如图3(a)所示。在有源层/p-AlGaN EBL的界面处的这些极化诱导的正电荷可以降低p-AlGaN EBL层140的有效电子势垒高度，这可能损害电子阻挡的有效性，如在示意性能带图3(b)所示的，其中Ec表示导带边缘，Ev表示价带边缘。进一步地，极化诱导的正电荷140a还可以增加有效空穴势垒高度，这可以降低空穴注入效率，如图3(b)所示。有源层130包括夹在氮化镓(GaN)层130a和氮化镓(GaN)层130b之间的氮化铟镓(InGaN)层130b。
已经对具有图1的层结构的常规450nm蓝色LED的极化诱导的正界面电荷的效果进行了数值模拟。当p-AlGaN EBL的Al组成为0.15时，电子的有效势垒高度仅为约317.4meV，这远远小于在没有极化诱导的正界面电荷的情况下约560meV的预期值。进一步地，空穴的有效势垒高度为约335.8meV，其远远大于在没有极化诱导的正界面电荷的情况下约240meV的预期值。电子和空穴的有效势垒高度的这些变化可能不利于LED的效率性能。
发明内容
不同实施例提供发光器件的成形方法。该方法可以包括在衬底上形成缓冲层，在缓冲层上形成p型覆层，在p型覆层上形成电子阻挡层，在电子阻挡层上形成有源层，在有源层上形成n-型覆层。
不同实施例进一步提供形成发光器件的方法。该方法可以包括在衬底上形成缓冲层，在缓冲层上形成n型覆层，在n型覆层上形成有源层，在有源层上形成极性反转层，在极性反转层形成电子阻挡层，以及在所述电子阻挡层上形成p型覆层。
不同实施例进一步提供形成发光器件的方法。该方法可以包括在负c-面衬底上形成缓冲层，在缓冲层上形成n型覆层，在n型覆层上形成有源层，在有源层上形成电子阻挡层，以及在所述电子阻挡层上形成p型覆层。
附图说明
在附图中，相同的附图标记在不同视图中通常指代相同的元件。附图不一定按照比例绘制，而重点在于说明本发明的原理。在下面的描述中，参考以下附图描述各个实施例，其中：
图1是常规LED层结构的示意图。
图2(a)和2(b)是在没有极化诱发界面电荷的情况下的有源层、EBL层和p-GaN层的示意能带图。
图3(a)是具有极化诱导界面电荷的图1的LED结构示意图。
图3(b)示出了在存在如图3(a)所示的极化诱导界面电荷，有源层、EBL层和p-GaN层的示意性带图。
图4是根据不同实施例的发光器件(LED)的成形方法的流程图。
图5是根据图4的不同实施例形成LED的层序列的过程的示意图。
图6(a)是根据不同实施例在有源层附近的图5的LED层结构。
图6(b)示出了在存在如图6(a)所示的负极化诱导界面电荷，有源层、EBL层和p-GaN层的示意性带图。
图7是根据不同实施例的发光器件的成形方法的流程图。
图8是根据图7的不同实施例形成LED的层序列的过程的示意图。
图9(a)是根据不同实施例在有源层附近的图8的LED层结构。
图9(b)示出了在存在如图9(a)所示的负极化诱导界面电荷，有源层、极性反转层、EBL层和p-GaN层的示意性带图。图10是根据不同实施例形成发光器件的方法的流程图。
图11是根据图10的不同实施例形成LED的层序列的过程的示意图。
图12(a)是根据不同实施例在有源层附近的图11的LED层结构。
图12(b)示出了在存在如图12(a)所示的负极化诱导界面电荷，有源层、极性反转层和p-GaN层的示意性带图。
图13是根据不同实施例的发光器件。
图14是根据不同实施例的发光器件。
具体实施方式
以下详细描述参考附图，所述附图通过说明示出了可以实践本发明的具体细节和实施例。足够详细地描述这些实施例使得本领域技术人员能够实践本发明。可以利用其他实施例，并且可以进行结构和逻辑改变而不脱离本发明的范围。不同实施例不一定是相互排斥的，因为一些实施例可以与一个或多个其他实施例组合以形成新的实施例。
应当理解，当在下面的描述中使用时，术语“在……上”、“在……上方”、“侧面”、“顶部”、“底部”、“背面”等是为了方便，和帮助对位置或方向的理解，并且不旨在限制任何器件或结构或任何器件或结构的任何部分的取向。
不同实施例提供形成发光器件的方法和由其形成的发光器件。不同实施例的发光器件改变极化诱导界面电荷的极性，使得在发光器件的有源层和电子阻挡层的界面处的极性诱导电荷是负的。不同实施例提供了高效率的发光器件，其可以增强电子阻挡层的电子阻挡效应和增强空穴注入效率。不同实施例的发光器件改变极化诱导界面电荷的极性，使得能够增大有效电子势垒高度同时能够减小有效空穴势垒高度。结果是，可以提高发光器件的效率，并且可以减少效率下降。
图4是根据不同实施例形成发光器件(LED)的方法的流程图400。
在402，在衬底上或上方形成缓冲层。
在404，在缓冲层上或上方形成p型覆层。
在406，在p型覆层上或上方形成电子阻挡层(EBL)。
在408，在电子阻挡层上或上方形成有源层。
在410，在有源层上或上方形成n型覆层。
根据图4的实施例，形成的发光器件包括在电子阻挡层和有源层的界面处的负极化电荷，如下所述。
根据不同实施例，衬底可以是c-面衬底，也称为(0001)衬底。在c-面衬底上形成或生长的层可以具有由于自发极化和压电极化引起的极化诱导电荷效应，如将在下面进一步描述的。在不同实施例中，衬底可以选自由蓝宝石(Al2O3)，硅(Si)，碳化硅(SiC)，氮化镓(GaN)，氮化铝(AlN)和砷化镓(GaAs)组成的组。衬底的厚度可以在200μm至1mm的范围内。
可以提供缓冲层以缓解衬底和随后沉积的氮化物层之间的晶格失配。
在不同实施例中，缓冲层可以包括涂覆在衬底上或上方的成核层，例如GaN或AlGaN(氮化铝镓)成核层。成核层的厚度可以在20nm至100nm的范围内。可以在402处的衬底上或上方涂覆成核层。
在不同实施例中，缓冲层可以包括在衬底上或上方生长的无意掺杂氮化镓(u-GaN)层。u-GaN层的厚度可以在500nm至5μm的范围内。在不同实施例中，u-GaN层可以在涂覆在衬底上的成核层上生长。
在不同实施例中，p型覆层可以包括p型掺杂的氮化镓(p-GaN)层、p型掺杂的氮化铝镓(p-AlGaN)层、p型掺杂的氮化铟镓p-InGaN)层或p型掺杂的氮化铝镓铟(p-AlGalnN)层。p型掺杂物可以是Mg(镁)，Be(铍)或Zn(锌)。p型覆层的厚度可以在200nm至2μm的范围内。
在不同实施例中，电子阻挡层(EBL)可以包括p型掺杂的氮化铝镓(p-AlGaN)层，其中p型掺杂物可以是Mg、Be或Zn。EBL的厚度可以在5nm至50nm的范围内。EBL的铝成分可以在5％至100％的范围内。
在不同实施例中，可以通过形成夹在量子势垒层之间的被称为单量子阱(SQW)结构的单量子阱层或者通过形成每个量子阱层夹在量子势垒层之间的被称为多量子阱(MQW)结构的多量子阱层来在408形成有源层。量子阱层和量子势垒层可以以交替的顺序形成。量子阱/量子势垒对的数量可以为1至15。
在不同实施例中，一个或多个量子阱层可以包括氮化铟镓。量子阱层可以包括在0％至100％的范围内的铟成分，其可以根据期望的发射波长而变化。量子阱层可以是无意掺杂的。
在不同实施例中，量子势垒层可以包括氮化镓。量子势垒层可以无意掺杂或可以掺杂n型掺杂物，比如Si或Ge。
在不同实施例中，量子阱的厚度可以在2nm至5nm的范围内，并且量子势垒的厚度可以在5nm至50nm的范围内。
在不同实施例中，n型覆层可包括n型掺杂氮化镓(n-GaN)层、n型掺杂氮化铝镓(n-AlGaN)层、n型掺杂氮化铟镓(n-InGaN)层或n型掺杂氮化铝镓铟(n-AlGalnN)层。n型覆层的厚度可以在200nm至2μm的范围内。n型掺杂物可以是Si(硅)或Ge(锗)，并且掺杂浓度可以在从1x1018cm-3到1x1020cm-3的范围内。
在不同实施例中，可以选择p型覆层、n型覆层、有源层和EBL层中的材料的成分，使得p型层、n型层以及EBL层的带隙应该大于有源层的带隙，从而避免内部光吸收。
在不同实施例中，可以使用金属有机化学气相沉积或分子束外延来生长缓冲层、p型覆层、电子阻挡层、有源层和n型覆层中的一个或多个。
根据方法400形成的LED结构可以在真空或氮气环境中在600℃至800℃的温度下退火10分钟以激活p型掺杂物。退火工艺也可以在通过如下所述的激光剥离工艺移除衬底之后通过快速热退火来进行。
在不同实施例中，在410形成n型覆层之后，可以在n型覆层上或上方形成金属接触层，并且可以在金属接触层上或上方进一步形成光反射层。金属接触层可以是每个具有厚度为3nm的Ti/Al双层。光反射层，也称为反射层，在可见光谱中具有90％和更高的高反射率。反射层可以包括具有高反射率的Al(铝)，Ag(银)，Ti(钛)，Pt(铂)，Cr(铬)，Pd(钯)或其他金属，且反射层的厚度在50nm至200nm的范围内。在不同实施例中，可以在光反射层的顶部上进一步沉积种子金属层，以便增强随后的金属沉积的粘附强度。种子层可以包括Ni(镍)，W(钨)，Au(金)，TaN(氮化钽)或任何其它合适的金属。种子层的厚度可以在10nm至50nm的范围内。
金属接触层、反射层和种子层可以使用电子束沉积、溅射、物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、离子束沉积、电化学沉积和任何其它合适的沉积方法来沉积。
在不同实施例中，金属衬底，例如铜衬底，附接到种子金属层上。可以进行金属电镀过程以将具有前述金属层的LED结构附接到可以形成LED的n电极的金属衬底。金属衬底的厚度在100μm至500μm的范围内。
在不同实施例中，所述方法可以进一步包括通过UV激光剥离工艺去除衬底，如下面将更详细描述的。
在不同实施例中，在去除衬底之后，可以通过比如ICP(电感耦合等离子体)或RIE(反应离子蚀刻)的干法刻蚀来去除保持附着到p型覆层的缓冲层，以便暴露p型覆层。在该阶段，可以进行快速热退火工艺以激活p型掺杂物。退火时间可以在5至10分钟的范围内，并且温度范围可以从500℃至700℃，并且环境气体可以是N2。
金属接触层，例如每个厚度为3nm的Ni/Ag金属接触层，可以附着或沉积在暴露的p型覆层上，例如以形成p电极，从而完成LED器件制造过程。
n型覆层和p型覆层上的金属电极可以根据横向芯片制造工艺形成，以形成横向LED，或者根据垂直芯片制造工艺形成垂直LED。在上述不同实施例中描述的LED制造工艺可以在晶元级或芯片级进行。由此形成的LED在电子阻挡层和有源层的界面处具有负电荷，如下面更详细地解释的。
图5是根据图4的不同实施例形成LED的层序列的过程的示意图501。下面参考图5描述的示例性实施例描述了使用蓝宝石结构、u-GaN层、p-GaN层、p-AlGaN EBL、InGaN/GaN有源区和n-GaN层形成的LED结构，但是应当理解，上述不同实施例中描述的其它材料也可以用于LED的各个层。
如图5所示，LED结构在由涂覆有GaN成核层的(0001)c-面蓝宝石制成的衬底500的顶部上生长。蓝宝石衬底的厚度可以在200μm至1mm的范围内。GaN成核层的厚度可以在20nm至100nm的范围内。
无意掺杂的GaN(u-GaN)层510在蓝宝石衬底500的顶部上生长。u-GaN层510的厚度可以在从500nm到5μm的范围。
随后在u-GaN层510的顶部上生长厚度在200nm至2μm范围内的p型掺杂GaN 550。p型掺杂物可以是Mg、Fe或Zn。接下来，在p型掺杂GaN 550的顶部上生长p型掺杂的AlGaN EBL540，厚度在5nm至50nm的范围内，且Al成分在5％至100％的范围内。类似地，p型掺杂物可以是Mg、Fe或Zn。
有源层或区域530在EBL 540上生长。有源层530可以包括夹在GaN量子垒之间的单层或多层InGaN量子阱。InGaN量子阱的厚度可以在2nm至5nm的范围内，并且GaN量子势垒的厚度可以在5nm至50nm的范围内。InGaN量子阱中的铟成分可以在0％至100％的范围内，这取决于期望的发射波长。InGaN量子阱不是有意掺杂的，并且GaN量子势垒可以被无意掺杂或掺杂有比如Si或Ge的n型掺杂物。InGaN/GaN对的数量可以为1至15。
厚度在200nm到2μm范围内的n型掺杂GaN 520在有源层530上生长。n型掺杂物可以是Si或Ge。掺杂浓度在从1x1018cm-3到1x1020cm-3的范围内。
上述LED结构可以使用金属有机化学气相沉积法或分子束外延法来生长。生长的LED结构可以在真空中或在氮气环境中在600℃至800℃的温度下退火10分钟以激活p型掺杂物。退火工艺也可以在通过激光剥离工艺去除蓝宝石衬底之后通过快速热退火来进行。
在如上所述的LED结构的生长之后，在n-GaN 520上沉积金属接触层和反射层(图5中未示出)。金属接触层可以是每个具有厚度为3nm的Ti/Al双层。反射层可以在可见光谱中具有90％以上的高反射率。用于反射层的材料可以是Al、Ag、Ti、Pt、Cr、Pd和具有高反射率的其他金属。反射层的厚度在50nm至200nm的范围内。种子金属层(未示出)也可以沉积到反射层中，这对于增强随后的金属沉积的粘附强度是有用的。种子层材料可以是Ni、W、Au、TaN和任何其他合适的金属。种子层的厚度在10nm至50nm的范围内。
金属接触层、反射层和种子层可以使用电子束沉积、溅射、物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、离子束沉积、电化学沉积和任何其它合适的沉积方法来沉积。
然后进行金属电镀工艺以将具有前述金属层的LED结构附接到比如铜的金属衬底(未示出)。铜衬底的厚度在100μm至500μm的范围内。金属衬底可以形成LED的n电极。在上述工艺之后，执行衬底去除工艺。使用UV激光剥离技术去除蓝宝石衬底500。在足够高的温度下，GaN的稳定性受到晶体分解成氮气和液态镓的限制：2GaN(s)→N2(g)+2Ga(l)。当温度超过830℃的临界升华温度时，在真空中离开晶体表面的氮分子的通量显示出随温度的指数增长。在930℃的温度下，分解速率达到每秒约一个单层。因此，可以通过能够将样品的受控局部加热到高于900℃的温度的方法通过热分解非常有效地去除GaN。局部分解GaN的一种可能性是通过吸收具有高于GaN的带隙(3.42eV)的光子能量的强光，例如脉冲长度为τ＝6ns的Nd:YAG脉冲激光器的355nm(3.49eV)三次谐波，或者具有脉冲宽度τ＝38ns的KrF准分子激光器的248nm(4.99eV)线。由于在KrF激光器的情况下的极为更长的脉冲持续时间，通常需要600mJ/cm2的更高的脉冲能量来将GaN加热到高于升华阈值，而脉冲能量为300mJ/cm2在Nd：YAG(钕掺杂钇铝石榴石；Nd：Y3Al5O12)激光器的情况下是足够的。使用光束均化器将高功率UV激光束图案化成3mm×3mm的正方形尺寸。光束均化器将高斯状激光束转换为平坦的平台状激光束，其提供改善的光束均匀性。可以通过在整个晶元上扫描激光束来暴露大面积。可以使用衰减器来改变激光器输出功率。UV激光器通常在1-10Hz的范围内脉冲，且一个脉冲通常足以实现GaN层的分解。图案化的激光束通过蓝宝石衬底侧照射在LED晶元上并且扫描整个晶元。当激光功率密度大于临界值时，蓝宝石/GaN界面附近的GaN缓冲层将分解成Ga金属和氮。可以直接除去蓝宝石衬底或在将晶元加热至40℃以上后除去。氮自动释放到环境中。使用HCl(氯化氢)酸除去Ga金属。
可以例如通过比如ICP或RIE的干法刻蚀技术随后去除保持附着到p型覆层550的暴露的u-GaN缓冲层510，以暴露p型覆层550。在该阶段，可以进行快速热退火工艺来激活p型掺杂物。退火时间可以在5至10分钟的范围内并且温度范围可以从500℃至700℃，并且环境气体可以是N2。
最后，在暴露的p-GaN层550上沉积厚度为3nm的金属接触层(未示出)，例如Ni/Ag金属接触层，以完成LED器件制造工艺。Ni/Ag金属接触层可以形成LED的p电极，其可以形成在暴露的p-GaN层550的与n电极相对的背面或底表面，或者可以形成在p-GaN层550接触电子阻挡层540的相对表面。
可以根据横向芯片制造工艺形成n型覆层和p型覆层上的金属电极，以形成横向LED，或者根据垂直芯片制造工艺形成垂直LED。
上述LED制造工艺可以在晶元级或芯片级进行。可以使用切割/划线技术或无切割工艺来分离LED晶粒。
在有源区附近的LED 601的层结构在图6(a)中示出。如图6(a)所示，LED 601包括通过设置在其间的p-AlGaN EBL 540分离的有源层530和p-GaN层550。通过上述图4和图5的方法，与图3(a)所示的常规LED相反，在有源区530/p-AlGaN EBL 540的界面处的极化诱导电荷540b的极性被反转为负极。在p-GaN层550/p-AlGaN EBL 540的界面处的极化诱导电荷540a变为正。
根据图4和图5的实施例，通过反转InGaN LED结构的层序列，在有源区和p-AlGaNEBL的界面处的极化诱导电荷的极性已经从正反转为负。
图6(b)示出了在存在如图6(a)中的负极化诱导界面电荷的情况下，有源层、EBL层和p-GaN层的示意性带图，其中Ec表示导带边缘，Ev表示价带边缘。如图6(b)所示，在有源区530/p-AlGaN EBL 540的界面处的负极化诱导电荷增加了夹在量子垒530a和530c之间的InGaN量子阱530b中的电子的有效势垒高度，并且降低在p-GaN层550中的空穴的有效势垒高度，这与图3(b)所示的常规LED的能带图相反。从其中p-AlGaN EBL 540的Al成分为0.15的模拟结果，InGaN量子阱530b中的电子的有效势垒高度能够增加到约828.3meV，并且p-GaN层中的空穴的有效势垒高度550可以减小到约316.7meV。
由于电子势垒高度的增加和空穴势垒高度的降低，与图3(a)的参照LED相比，大大减少了进入p型GaN层550的电子泄漏，并且显著改进了向有源区530中的空穴注入。因此，将大大改善根据上述不同实施例形成的LED的量子效率和输出功率，并且将显著抑制效率下降。
图7是根据不同实施例形成发光器件的方法的流程图700。
在702，在衬底上或上方形成缓冲层。
在704，在缓冲层上或上方形成n型覆层。
在706，在n型覆层上或上方形成有源层。
在708，在有源层上或上方形成极性反转层。
在710，在极性反转层上或上方形成电子阻挡层(EBL)。
在712，在电子阻挡层上或上方形成p型覆层。
根据图7的实施例形成的发光器件在电子阻挡层和极性反转层的界面处具有负极化电荷，如将在下面的图9(a)中描述的。
根据不同实施例，衬底可以是c-面衬底，也称为(0001)衬底。在c-面衬底上形成或生长的层可以具有由于自发极化和压电极化引起的极化诱导电荷效应，如将在下面进一步描述的。在不同实施例中，衬底可以选自由蓝宝石(Al2O3)，硅(Si)，碳化硅(SiC)，氮化镓(GaN)，氮化铝(AlN)和砷化镓(GaAs)组成的组。衬底的厚度可以在200μm至1mm的范围内。
可以提供缓冲层以缓解衬底和随后沉积的氮化物层之间的晶格失配。
在不同实施例中，缓冲层可以包括涂覆在衬底上或上方的成核层，例如GaN或AlGaN(氮化铝镓)成核层。成核层的厚度可以在20nm至100nm的范围内。可以在902处的衬底上或上方涂覆成核层。
在不同实施例中，缓冲层可以包括在衬底上或上方生长的无意掺杂氮化镓(u-GaN)层。u-GaN层的厚度可以在500nm至5μm的范围内。在不同实施例中，u-GaN层可以在涂覆在衬底上的成核层上生长。
在不同实施例中，n型覆层可包括n型掺杂氮化镓(n-GaN)层、n型掺杂氮化铝镓(n-AlGaN)层、n型掺杂氮化铟镓(n-InGaN)层或n型掺杂氮化铝镓铟(n-AlGalnN)层。n型覆层的厚度可以在1μm至4μm的范围内。n型掺杂物可以是Si(硅)或Ge(锗)，并且掺杂浓度可以在从1x1018cm-3到1x1020cm-3的范围内。
在不同实施例中，可以通过形成夹在量子势垒层之间的被称为单量子阱(SQW)结构的单量子阱层或者通过形成每个量子阱层夹在量子势垒层之间的被称为多量子阱(MQW)结构的多量子阱层来在906形成有源层。量子阱层和量子势垒层可以以交替的顺序形成。量子阱/量子势垒对的数量可以为1至15。在不同实施例中，一个或多个量子阱层可以包括氮化铟镓。量子阱层可以包括在0％至100％的范围内的铟成分，其可以根据期望的发射波长而变化。量子阱层可以是无意掺杂的。
在不同实施例中，量子势垒层可以包括氮化镓。量子势垒层可以无意掺杂或可以掺杂n型掺杂物，比如Si或Ge。
在不同实施例中，量子阱的厚度可以在2nm至5nm的范围内，并且量子势垒的厚度可以在5nm至50nm的范围内。
在不同实施例中，极性反转层(PIL)可以包括氮化镁(Mg3N2)。在不同实施例中，极性反转层可以形成为具有在1nm至2nm范围内的厚度。
在不同实施例中，由于极性反转层的薄区域内的晶体结构变化，实现了电子阻挡层处的极性反转。作为说明地，在通过金属有机化学气相沉积(MOCVD)在[0001]方向上GaN的外延生长中，Ga原子和N原子交替地逐层沉积，形成六方晶体结构。当在MOCVD中提供Mg原子和N原子以在有源区生长之后形成极性反转层时，由于它们不同的原子性质，原始Ga/N/Ga/N序列将改变为Ga/N/Mg/Mg/N/Ga序列，且因此在一个MOCVD生长过程中实现极性反转。
在不同实施例中，电子阻挡层(EBL)可以包括p型掺杂的氮化铝镓(p-AlGaN)层，其中p型掺杂物可以是Mg、Be或Zn。EBL的厚度可以在5nm至50nm的范围内。EBL的铝成分可以在0％至100％的范围内。
在不同实施例中，p型覆层可以包括p型掺杂的氮化镓(p-GaN)层、p型掺杂的氮化铝镓(p-AlGaN)层、p型掺杂的氮化铟镓p-InGaN)层或p型掺杂的氮化铝镓铟(p-AlGalnN)层。p型掺杂物可以是Mg、Fe或Zn。p型覆层的厚度可以在200nm至2μm的范围内。
在不同实施例中，可以选择p型覆层、n型覆层、有源层和EBL层中的材料的成分，使得p型层、n型层以及EBL层的带隙应该大于有源层的带隙，以便避免内部光吸收。
在不同实施例中，可以使用金属有机化学气相沉积或分子束外延来生长缓冲层、n型覆层、有源层、极性反转层、电子阻挡层和p型覆层中的一个或多个。
根据方法700形成的LED结构可以在真空或氮气环境中在600℃至800℃的温度下退火10分钟以激活p型掺杂物。退火工艺也可以在通过激光剥离工艺去除衬底之后通过快速热退火来进行。
在根据上述图7的实施例的LED结构的不同层的生长之后，可以类似地应用关于上述图4和图5描述的横向芯片制造工艺或垂直芯片制造工艺，以形成横向LED或垂直LED。例如，可以在p型覆层上形成金属接触层以形成p电极。例如，可以通过如上所述的UV激光剥离来移除衬底。例如，可以通过干法刻蚀进一步去除在衬底移除之后保持附着到n型覆层的缓冲层，以便暴露n型覆层，并且可以将金属接触层附接到暴露的n型覆层来形成n电极。
在上述不同实施例中描述的LED制造工艺可以在晶元级或芯片级进行。由此形成的LED在电子阻挡层和有源层的界面处具有负电荷，如下面更详细地解释的。
图8是根据图7的不同实施例形成LED的层序列的过程的示意图801。下面参考图8描述的示例性实施例描述了使用蓝宝石结构、u-GaN层、n-GaN层、InGaN/GaN有源区、Mg3N2极性反转层、p-AlGaN EBL和p-GaN层形成的LED结构，但是应当理解的是上述图7的各种实施例中描述的其他材料也可以用于LED的各个层。
如图8所示，LED结构在由涂覆有GaN成核层的(0001)c-面蓝宝石制成的衬底800的顶部上生长。蓝宝石衬底的厚度可以在200μm至1mm的范围内。GaN成核层的厚度可以在20nm至100nm的范围内。
无意掺杂的GaN(u-GaN)层810在蓝宝石衬底800的顶部上生长。u-GaN810的厚度可以在从500nm到5μm的范围。
随后在u-GaN层810上生长厚度在1μm至4μm范围内的n型掺杂GaN(n-GaN)层820。n型掺杂物可以是Si或Ge，并且掺杂浓度可以在从1x1018cm-3到1x1020cm-3的范围内。
有源区830在n-GaN层820上生长。有源层830可以包括夹在GaN量子垒之间的单层或多层InGaN量子阱。InGaN量子阱的厚度可以在2nm至5nm的范围内，并且GaN量子势垒的厚度可以在5nm至50nm的范围内。InGaN量子阱中的In成分可以在0％至100％的范围内，这取决于期望的发射波长。InGaN量子阱可能是无意掺杂的，并且GaN量子势垒可以被无意掺杂或掺杂有比如Si或Ge的n型掺杂物。InGaN/GaN对的数量可以为1至15。
然后，薄极性反转层(PIL)860在有源层830上生长。PIL 860的厚度在1nm至2nm的范围内。PIL由氮化镁(Mg3N2)组成。
厚度在5nm至50nm范围内的p型掺杂AlGaN(p-AlGaN)EBL 840在PIL 860上生长。p-AlGaN EBL 840的Al成分可以在从0％至100％的范围内。p型掺杂物可以是Mg、Fe或Zn。
最后，在EBL 840上生长厚度在200nm至2μm范围内的p型掺杂GaN(p-GaN)层850。p型掺杂物可以是Mg、Fe或Zn。
上述LED结构的不同层可以使用金属有机化学气相沉积法或分子束外延法来生长。生长的LED结构可以在真空中或在氮气环境中在600℃至800℃的温度下退火10分钟以激活p型掺杂物。退火工艺也可以在通过激光剥离工艺去除蓝宝石衬底之后通过快速热退火来进行。
在如上所述的LED结构的不同层的生长之后，可以类似地应用关于上述图4和图5所描述的横向芯片制造工艺或垂直芯片制造工艺，以形成横向LED或垂直LED。例如，可以在p型覆层上形成金属接触层以形成p电极。例如，可以通过如上所述的UV激光剥离来移除衬底。例如，可以通过干法刻蚀进一步去除在衬底移除之后保持附着到n型覆层的缓冲层，以便暴露n型覆层，并且可以将金属接触层附接到暴露的n型覆层来形成n电极。在横向芯片制造工艺或垂直芯片制造工艺之后，可以使用切割/划线技术或无切割工艺来分离LED晶粒。
图9(a)是根据不同实施例在有源层附近的图8的LED层结构901。如图9(a)所示，LED 901包括通过设置在其间的p-AlGaN EBL 840分离的有源层830和p-GaN层850，以及插入在有源层830和AlGaN EBL 840之间的进一步的PIL 860。通过上述图7和图8的方法，在PIL 860/p-AlGaN EBL 840的界面处的极化诱导电荷840b的极性被反转为负，并且p界面处的极化诱导电荷840a-AlGaN EBL 840/p-GaN层850被反转为正。由于PIL 860的非常薄的厚度，负极化诱导电荷840b对如在图6的LED(a)的有源区830、p-AlGaN EBL 840和p-GaN850的性质具有类似的影响，与如图3(a)所示的常规LED相反。
根据图7和图8的实施例，通过在有源区域和p-AlGaN EBL之间插入薄的极性反转层，在有源区域和p-AlGaN EBL之间的界面处的极化诱导电荷的极性已经从正到负反转。
图9(b)示出了在存在如图9(a)中的负极化诱导界面电荷的情况下，有源层、极性反转层、PIL、EBL和p-GaN层的示意性带图，其中Ec表示导带边缘，Ev表示价带边缘。如图9(b)所示，在PIL860/p-AlGaN EBL 840的界面处的负极化诱导电荷840b增加了夹在量子垒830a和830c之间的InGaN量子阱830b中的电子的有效势垒高度，并且降低在p-GaN层850中的空穴的有效势垒高度，这与图3(b)所示的常规LED的能带图相反。结果是，根据图7和图8的实施例形成的LED的量子效率大大提高，并且效率下降被显著抑制。
图10是根据不同实施例形成发光器件的方法的流程图1000。
在1002，在负c-面衬底上或上方形成缓冲层。负c-面衬底也称为 衬底或 在负c-面衬底上形成或生长的层可以具有由于自发极化和压电极化引起的极化诱导电荷效应，如将在下面进一步描述的。
在1004，在缓冲层上或上方形成n型覆层。
在1006，在n型覆层上或上方形成有源层。
在1008，在有源层上或上方形成电子阻挡层(EBL)。
在1010，在电子阻挡层上或上方形成p型覆层。根据图10的实施例形成的发光器件在电子阻挡层和有源层的界面处具有负极化电荷，如将在下面的图11(a)中描述的。
根据不同实施例，衬底可以选自由蓝宝石(Al2O3)，硅(Si)，碳化硅(SiC)，氮化镓(GaN)，氮化铝(AlN)和砷化镓(GaAs)组成的组。衬底的厚度可以在200μm至1mm的范围内。
可以提供缓冲层以缓解衬底和随后沉积的氮化物层之间的晶格失配。
在不同实施例中，缓冲层可以包括涂覆在衬底上或上方的成核层，例如GaN或AlGaN(氮化铝镓)成核层。成核层的厚度可以在20nm至100nm的范围内。可以在1002处的衬底上或上方涂覆成核层。
在不同实施例中，缓冲层可以包括在衬底上或上方生长的无意掺杂氮化镓(u-GaN)层。u-GaN层的厚度可以在500nm至5μm的范围内。在不同实施例中，u-GaN层可以在涂覆在衬底上的成核层上生长。
在不同实施例中，n型覆层可包括n型掺杂氮化镓(n-GaN)层、n型掺杂氮化铝镓(p-AlGaN)层、n型掺杂氮化铟镓(p-InGaN)层或n型掺杂氮化铝镓铟(p-AlGalnN)层。n型覆层的厚度可以在1μm至4μm的范围内。n型掺杂物可以是Si(硅)或Ge(锗)，并且掺杂浓度可以在从1x1018cm-3到1x1020cm-3的范围内。
在不同实施例中，可以通过形成夹在量子势垒层之间的被称为单量子阱(SQW)结构的单量子阱层或者通过形成每个量子阱层夹在量子势垒层之间的被称为多量子阱(MQW)结构的多量子阱层来在1006形成有源层。量子阱层和量子势垒层可以以交替的顺序形成。量子阱/量子势垒对的数量可以为1至15。在不同实施例中，一个或多个量子阱层可以包括氮化铟镓。量子阱层可以包括在0％至100％的范围内的铟成分，其可以根据期望的发射波长而变化。量子阱层可以是无意掺杂的。
在不同实施例中，量子势垒层可以包括氮化镓。量子势垒层可以无意掺杂或可以掺杂n型掺杂物，比如Si或Ge。
在不同实施例中，量子阱的厚度可以在2nm至5nm的范围内，并且量子势垒的厚度可以在5nm至50nm的范围内。
在不同实施例中，电子阻挡层(EBL)可以包括p型掺杂的氮化铝镓(p-AlGaN)层，其中p型掺杂物可以是Mg、Be或Zn。EBL的厚度可以在5nm至50nm的范围内。EBL的铝成分可以在0％至100％的范围内。
在不同实施例中，p型覆层可以包括p型掺杂的氮化镓(p-GaN)层、p型掺杂的氮化铝镓(p-AlGaN)层、p型掺杂的氮化铟镓p-InGaN)层或p型掺杂的氮化铝镓铟(p-AlGalnN)层。p型掺杂物可以是Mg、Fe或Zn。p型覆层的厚度可以在200nm至2μm的范围内。
在不同实施例中，可以选择p型覆层、n型覆层、有源层和EBL层中的材料的成分，使得p型层、n型层以及EBL层的带隙应该大于有源层的带隙，以便避免内部光吸收。
在不同实施例中，可以使用金属有机化学气相沉积或分子束外延来生长缓冲层、n型覆层、有源层、电子阻挡层和p型覆层中的一个或多个。
根据方法1000形成的LED结构可以在真空或氮气环境中在600℃至800℃的温度下退火10分钟以激活p型掺杂物。退火工艺也可以在通过激光剥离工艺去除衬底之后通过快速热退火来进行。在根据上述图10的实施例的LED结构的不同层的生长之后，可以类似地应用关于上述图4和图5描述的横向芯片制造工艺或垂直芯片制造工艺，以形成横向LED或垂直LED。例如，可以在p型覆层上形成金属接触层以形成p电极。例如，可以通过如上所述的UV激光剥离来移除衬底。例如，可以通过干法刻蚀进一步去除在衬底移除之后保持附着到n型覆层的缓冲层，以便暴露n型覆层，并且可以将金属接触层附接到暴露的n型覆层来形成n电极。
在上述不同实施例中描述的LED制造工艺可以在晶元级或芯片级进行。由此形成的LED在电子阻挡层和有源层的界面处具有负电荷，如下面更详细地解释的。
图11是根据图10的不同实施例形成LED的层序列的过程的示意图1101。下面参考图11描述的示例性实施例描述了使用蓝宝石结构、u-GaN层、n-GaN层、InGaN/GaN有源区、p-AlGaN EBL和p-GaN层形成的LED结构，但是应当理解的是上述图10的各种实施例中描述的其他材料也可以用于LED的各个层。
如图11所示，LED结构在由涂覆有GaN成核层的 制成的衬底1102的顶部上生长。蓝宝石衬底的厚度可以在200μm至1mm的范围内。GaN成核层的厚度可以在20nm至100nm的范围内。
无意掺杂的GaN(u-GaN)层1110在蓝宝石衬底1102的顶部上生长。u-GaN层1110的厚度可以在500nm至5μm的范围内。
随后在u-GaN层1110上生长n型掺杂GaN(n-GaN)层1120，其中n-GaN层1120的厚度可以在1μm至4μm的范围内。掺杂物可以是Si或Ge，并且掺杂浓度可以在从1x1018cm-3到1x1020cm-3的范围内。
然后有源区1130在n-GaN层1120上生长。有源层1130可以包括夹在GaN量子垒之间的单层或多层InGaN量子阱。InGaN量子阱的厚度可以在2nm至5nm的范围内，并且GaN量子势垒的厚度可以在5nm至50nm的范围内。InGaN量子阱中的In成分可以在0％至100％的范围内，这取决于期望的发射波长。InGaN量子阱不是有意掺杂的，并且GaN量子势垒被无意掺杂或掺杂有比如Si或Ge的n型掺杂物。InGaN/GaN对的数量可以为1至15。
然后，在有源层1130上生长厚度在5nm至50nm范围内的p型掺杂AlGaN(p-AlGaN)EBL 1140。EBL 1140的Al成分可以在从0％至100％的范围内。p型掺杂物可以是Mg、Fe或Zn。
最后，在EBL 1140上生长厚度在200nm至2μm范围内的p型掺杂GaN(p-GaN)层1150。p型掺杂物可以是Mg、Fe或Zn。
上述LED结构的不同层可以使用金属有机化学气相沉积法或分子束外延法来生长。生长的LED结构可以在真空中或在氮气环境中在600℃至800℃的温度下退火10分钟以激活p型掺杂物。退火工艺也可以在通过激光剥离工艺去除蓝宝石衬底之后通过快速热退火来进行。
在如上所述的LED结构的不同层的生长之后，可以类似地应用关于上述图4和图5所描述的横向芯片制造工艺或垂直芯片制造工艺，以形成横向LED或垂直LED。例如，可以在p型覆层上形成金属接触层以形成p电极。例如，可以通过如上所述的UV激光剥离来移除衬底。例如，可以通过干法刻蚀进一步去除在衬底移除之后保持附着到n型覆层的缓冲层，以便暴露n型覆层，并且可以将金属接触层附接到暴露的n型覆层来形成n电极。在横向芯片制造工艺或垂直芯片制造工艺之后，可以使用切割/划线技术或无切割工艺来分离LED晶粒。
图12(a)是根据不同实施例在有源层附近的图11的LED层结构1201。如图12(a)所示，LED 1201包括通过设置在其间的p-AlGaN EBL 1140分离的有源层1130和p-GaN层1150。通过上述图10和图11的方法，与图3(a)所示的常规LED相反，在有源层1130/p-AlGaNEBL1140的界面处的极化诱导电荷1140b的极性被反转为负极。在p-AlGaN EBL 1140/p-GaN层1150的界面处的极化诱导电荷1140a反转为正。
根据图10和图11的实施例，通过在方向蓝宝石衬底而不是常规(0001)方向蓝宝石衬底上生长LED结构，在有源区和p-AlGaN EBL之间的界面处的极化诱导电荷的极性已经从正反转为负。
图12(b)示出了在存在如图12(a)中的负极化诱导界面电荷的情况下，有源层、EBL和p-GaN层的示意性带图，其中Ec表示导带边缘，Ev表示价带边缘。如图12(b)所示，在有源区1130/p-AlGaN EBL 1140的界面处的负极化诱导电荷1140b增加了夹在量子垒1130a和1130c之间的InGaN量子阱1130b中的电子的有效势垒高度，并且降低如图12(b)所示的在p-GaN 1150中的空穴的有效势垒高度，这与图3(b)所示的常规LED的能带图相反。结果是，根据图10和图11的实施例形成的LED的量子效率大大提高，并且效率下降被显著抑制。
上述不同实施例中描述的方法可以应用在比如高功率LED、光电探测器、激光二极管和比如双极型晶体管的微电子器件的光电器件的制造中。
图13示出了根据上述不同实施例的方法形成的发光器件1301。
发光器件1301包括n型掺杂层1320、设置在n型掺杂层1320上方并与其物理接触的有源层1330、设置在有源层1330上方并与有源层1330物理接触的电子阻挡层1340以及设置在电子阻挡层1340上方并与电子阻挡层1340物理接触的p型掺杂层1350。
发光器件1301可以进一步包括形成在n型掺杂层1320处的n电极(未示出)和形成在p型掺杂层1350处的p电极(未示出)。n电极和p电极可以根据垂直制造工艺制造以形成垂直结构化的发光器件，或者可以根据横向制造工艺制造以形成横向结构化的发光器件。
发光器件1301可以根据上述图4和图5的方法形成，其中LED结构的层序列在制造期间反转，或者可以根据上述图10和图11的方法形成，其中LED层结构在方向衬底而不是(0001)方向衬底上生长，使得在有源层1330/EBL 1340的界面处的极化诱导电荷从正反转为负。如图13所示，在有源层1330/EBL 1340的界面处的极化感应电荷1340b变为负，并且在EBL 1340/p型层1350的界面处的极化诱导电荷1340a因此变为正。
图14示出了根据上述不同实施例的方法形成的发光器件1401。
发光器件1401包括n型掺杂层1420、设置在n型掺杂层1420上方并与n型掺杂层1420物理接触的有源层1430、设置在有源层1430上方并与有源层1430物理接触的极性反转层1460、设置在极性反转层1460上方并与极性反转层1460物理接触的电子阻挡层1440、以及设置在电子阻挡层1440上方并与电子阻挡层1440物理接触的p型掺杂层1450。发光器件1401可以进一步包括形成在n型掺杂层1420处的n电极(未示出)和形成在p型掺杂层1450处的p电极(未示出)。n电极和p电极可以根据垂直制造工艺制造以形成垂直结构化的发光器件，或者可以根据横向制造工艺制造以形成横向结构化的发光器件。
发光器件1401可以根据上述图7和图8的方法形成，其中极性反转层(PIL)1460插入在有源层1430和电子阻挡层1440之间，使得在PIL 1460/EBL 1440界面处的极化诱导电荷的从正反转为负。如图14所示，在PIL 1460/EBL 1440的界面处的极化感应电荷1440b变为负，并且在EBL 1440/p型层1450的界面处的极化诱导电荷1440a因此变为正。
根据上述各种实施例形成的发光器件改变在有源层/EBL的界面处的极化诱导电荷的极性，使得存在于常规LED结构中的有源区和EBL的界面处的正电荷已经变成负电荷。以这种方式，可以增大有效电子势垒高度，同时可以减小有效空穴势垒高度。因此，不同实施例提供了可以增强BEL的电子阻挡效应和空穴注入效率的高效率LED。结果是，可以提高LED的绝对效率，并且可以降低效率下降。
不同实施例的方法和发光器件提供了增加电子的有效能量势垒高度的益处，使得可以抑制在常规InGaN LED中观察到的电子溢出，并且可以显着改善器件的量子效率。此外，不同实施例的方法和发光器件提供了降低空穴的有效能垒势垒高度的益处，使得可以提高空穴注入效率，并且空穴可以更深地渗透到有源区中并且具有更均匀分布，这将导致器件的量子效率的提高。进一步地，不同实施例的方法和发光器件提供了由于电子溢出的减少和空穴注入的改善而抑制在高功率操作时的效率下降的益处。
虽然已经参考具体实施例具体示出和描述了本发明，但是本领域技术人员应当理解，可以在形式和细节上进行各种改变而不脱离由所附权利要求书限定的本发明的精神和范围。因此，本发明的范围由所附权利要求书表明，并且因此旨在涵盖落入权利要求书的等同物的含义和范围内的所有变化。

Claims (14)

1.一种形成发光器件的方法，所述方法包括：
在衬底上形成缓冲层；
在所述缓冲层上形成n型覆层；
在所述n型覆层上形成有源层；
在所述有源层上形成极性反转层；
在所述极性反转层上形成电子阻挡层；并且
在所述电子阻挡层上形成p型覆层；
其中所述极性反转层包括氮化镁；
其中所述极性反转层形成为具有在1nm至2nm范围内的厚度。
2.根据权利要求1所述的方法，其中所述衬底是c-面衬底。
3.根据权利要求1或2所述的方法，其中所述缓冲层包括涂覆在所述衬底上的成核层。
4.根据权利要求1或2所述的方法，其中所述缓冲层包括无意掺杂的氮化镓层。
5.根据权利要求1或2所述的方法，
其中所述n型覆层包括n型掺杂氮化镓层、n型掺杂氮化铝镓层、n型掺杂氮化铟镓层或n型掺杂氮化铝镓铟层；
其中所述电子阻挡层包括p型掺杂氮化铝镓层；
其中所述p型覆层包括p型掺杂氮化镓层、p型掺杂氮化铝镓层、p型掺杂氮化铟镓层或p型掺杂氮化铝镓铟层。
6.根据权利要求1或2所述的方法，其中形成所述有源层包括形成夹在量子势垒层之间的一个或多个量子阱层。
7.根据权利要求6所述的方法，
其中所述一个或多个量子阱层包括氮化铟镓，
其中所述量子势垒层包括氮化镓。
8.根据权利要求7所述的方法，其中所述量子阱层包括在0％至100％范围内的铟成分。
9.根据权利要求1或2所述的方法，进一步包括：
在所述p型覆层上形成金属接触层。
10.根据权利要求1或2所述的方法，进一步包括：
通过UV激光剥离以去除衬底。
11.根据权利要求10所述的方法，进一步包括：
通过干法刻蚀去除保持附着到n型覆层的缓冲层，以便暴露n型覆层。
12.根据权利要求11所述的方法，进一步包括：
将金属接触层附接到暴露的n型覆层。
13.根据权利要求1或2所述的方法，其中
使用金属有机化学气相沉积或分子束外延来形成缓冲层、n型覆层、有源层、极性反转层、电子阻挡层和p型覆层中的一个或多个。
14.一种发光器件，包括：
有源层，该有源层具有第一表面和与所述第一表面相对的第二表面；
形成在所述有源层的第一表面上的n型覆层；
形成在所述有源层的第二表面上极性反转层；
形成在所述极性反转层上并与所述有源层相对的电子阻挡层；和
形成在电子阻挡层上并与极性反转层相对的p型覆层；
其中所述极性反转层包括氮化镁；和
其中所述极性反转层具有在1nm至2nm范围内的厚度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108123017A (zh) * 2017-12-27 2018-06-05 福建兆元光电有限公司 半导体发光器件
CN108110109B (zh) * 2017-12-29 2019-12-06 安徽三安光电有限公司 一种发光二极管
CN109742205B (zh) * 2019-01-07 2020-05-29 江西乾照光电有限公司 一种具有极性反转层的led外延结构及制作方法
CN111276583A (zh) * 2020-02-12 2020-06-12 广东省半导体产业技术研究院 一种GaN基LED外延结构及其制备方法、发光二极管
TWI783618B (zh) * 2021-08-09 2022-11-11 環球晶圓股份有限公司 半導體結構
CN113707776B (zh) * 2021-08-31 2024-04-19 材料科学姑苏实验室 AlN基紫外发光二极管的外延片及其制作方法
CN114512395B (zh) * 2022-04-20 2022-07-05 江苏第三代半导体研究院有限公司 一种p型氮化物外延结构、制备方法及半导体器件
CN115000263B (zh) * 2022-08-03 2022-10-25 江西兆驰半导体有限公司 Led外延结构及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101937952A (zh) * 2010-09-06 2011-01-05 厦门市三安光电科技有限公司 一种薄膜氮化镓基发光二极管的制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100123119A1 (en) * 2008-11-20 2010-05-20 Seoul Opto Device Co., Ltd. Light emitting diode having indium nitride
KR101635609B1 (ko) * 2011-08-02 2016-07-01 서울바이오시스 주식회사 발광 다이오드 및 그것을 제조하는 방법
KR101818753B1 (ko) * 2011-09-16 2018-01-15 엘지이노텍 주식회사 발광소자
KR20130066870A (ko) * 2011-12-13 2013-06-21 삼성전자주식회사 반도체 발광소자
US20130228743A1 (en) * 2012-03-01 2013-09-05 Industrial Technology Research Institute Light emitting diode
KR20140046162A (ko) * 2012-10-10 2014-04-18 엘지이노텍 주식회사 발광소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101937952A (zh) * 2010-09-06 2011-01-05 厦门市三安光电科技有限公司 一种薄膜氮化镓基发光二极管的制作方法

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