CN106452380A - 一种用于流水线adc的增益增强型全差分放大器结构 - Google Patents

Abstract

本发明公开了一种用于流水线ADC的增益增强型全差分放大器结构，包括MDAC主放大器和两个辅助放大器，主放大器为套筒式共源共栅结构，其中的2个PMOS管构成的共源共栅结构的输出阻抗Rp，其中的2个NMOS管构成的共源共栅结构的输出阻抗Rn；两个辅助放大器运放AMP1和运放AMP2分别用于提高Rp和Rn。两个辅助放大器中都包含输出电压稳定结构，可以确保全差分主放大器运放中共栅极PMOS管和共栅极NMOS管的栅极电压稳定。运放AMP1是两级运放，其中用电流输入模式作为第二级放大器输入方式，减小了第一级放大器负载，提高了带宽和增益。可以实现主放大器增益由原先的Gm1*(Rp||Rn)*A2增大为Gm1*(AP*Rp||AN*Rn)*A2。

Description

一种用于流水线ADC的增益增强型全差分放大器结构

技术领域

本发明涉及模拟集成电路领域，特别涉及一种可用于流水线模数转换器电路中的增益增强型全差分放大器。

背景技术

近几年，通信和数字信号处理技术的飞速发展，高速高精度的模数转化器作为模拟系统与数字系统接口，其设计变得越来越重要。流水线模数转换器作为一种经典的结构，可以很好地兼顾速度、精度和功耗的要求，因其结构设计的多样化和灵活性特点，所以受到了极大的青睐。

流水线模数转换器的基本思想是将总体的精度分散到各级流水线，通过时序控制将每级的输出合并，达到系统的总体要求精度。传统的流水线结构是将1.5位/级的结构串联起来，通过数级的串联来达到要求的精度。当总体精度较高时，串联的级数相应的增加，同时带来功耗和噪声的问题。为了解决这一问题，可以增加每级的位数来减少系统的级数，但位数越高本身功耗也会越大，这样便产生了如何根据系统精度来分配每级的级数，同时要兼顾功耗，噪声，和设计难度等方面的要求。

在高速高精度模数转换器领域中，要想达到高的精度，需要采取一定的措施。通常使用的方法有激光修正、额外增加校准电路、电容误差平均等。激光修正需要增加额外的工序，成本大大增加；自校准电路需要设计新的算法和实现电路，在设计难度、功耗和面积都带来巨大的压力；电容平均技术实际是牺牲速度来提高精度的。除上述方法，通过增加第一级的分辨率能够显著提高模数转换器系统的线性度，从而来提高模数转换器的精度。同时，第一级使用多位的结构，余数放大器的增益较高，降低了后级噪声的要求，在一定的程度上也有利于系统整体功耗的优化。使用多比特第一级结构能够显著提高ADC精度和速度性能，成为流水线ADC的主流技术。而第一级结构的精度直接影响整体流水线电路量化精度，因此，需要使用增益增强结构来提高第一级电路精度，进而提高整体ADC量化精度。

发明内容

针对现有技术存在的问题，本发明提出一种增益增强型全差分放大器结构，能够用于实现高速高精度的模数转换器第一级乘法数模转换器(MDAC-Multipling Digital toAnalog Converter)。

为了解决上述技术问题，本发明提出的一种用于流水线ADC的增益增强型全差分放大器结构，包括MDAC主放大器和两个辅助放大器，所述MDAC主放大器是两级放大器，包括9个PMOS管和10个NMOS管，由一个套筒式共源共栅放大器作为第一级，由一个共源极放大器作为第二级输出级，其中2个PMOS管构成的共源共栅结构的输出阻抗Rp及2个NMOS管构成的共源共栅结构的输出阻抗Rn为第一级输出阻抗；两个辅助放大器由运放AMP1和运放AMP2构成，通过运放AMP1和运放AMP2，第一级输出阻抗Rp和Rn分别增大为AP*Rp和AN*Rn，其中，AP和AN分别为运放AMP1和运放AMP2的增益；所述MDAC主放大器的第一级增益A1＝Gm1*(AP*Rp||AN*Rn)，其中Gm1为第一级放大器等效跨导；所述MDAC主放大器增益为A＝A1*A2＝Gm1*(AP*Rp||AN*Rn)*A2，其中A2是第二级放大器增益。

本发明中，所述MDAC主放大器还包括有6个电容和4个开关；9个PMOS管记为MP1、MP2、MP3、MP4、MP5、MP6、MP13、MP14和MP15，10个NMOS管记为MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN23、MN24，6个电容记为C1、C2、C3和C4，4个开关记为SW1、SW2、SW3和SW4；所述MP1的源极连接电源VDD，栅极连接偏置电压Vb1，漏极同时连接运放AMP1的正相输入端和MP3的源端；所述MP2的源极连接电源VDD，栅极连接偏置电压Vb1，漏极同时连接运放AMP1的负相输入端和MP4的源极；所述MP3的栅极同时连接运放AMP1的负相输出端，漏极同时连接MN1的漏极、电容C2的一端和MN7的栅极；所述MP4的栅极连接运放AMP1的正相输出端，漏极同时连接MN2的漏极、电容C1、C3和C4的一端和MN6的栅极；所述MN1的栅极连接运放AMP2的负相输出端，源极同时连接运放AMP2的正相输入端和MN3的漏极；所述MN2的栅极连接运放AMP2的正相输出端，源级同时连接运放AMP2的负相输入端和MN4的漏极；所述MN3的栅极连接输入信号VIN+，源极同时连接MN5的漏极和MN4的源极；所述MN4的漏极同时连接运放AMP2的负相输入端，栅极连接输入信号VIN-；所述MN5的栅极连接偏置电压Vb2、电容C1、C2的另一端和开关SW1的一端，源极接地；所述MP5的源极连接电源VDD，栅极连接偏置电压Vb3，漏极同时连接电容C3的另一端、负相输出端VO-、MN6的漏极、电容C5的一端和开关SW4的一端；所述MP6的源极连接电源VDD，栅极连接偏置电压Vb3，漏极连接电容C4的另一端、正相输出端VO+、MN7的漏极、电容C6的一端和开关SW3的一端；所述MN6的源极同时连接MN7的源极、MN8的漏极和开关SW1的另一端；所述MN8的栅极连接偏置电压Vb4、电容C5、C6的另一端和开关SW2的一端，源极接地；所述MP13源极连接电源，栅极连接偏置Vb，漏极连接MP14和MP15的源极；所述MP14漏极同时连接MN23的漏极和栅极，所述MN23源极接地；所述MP15漏极同时连接MN24的漏极和栅极，所述MN24源极接地；所述开关SW2的另一端连接MN24栅极，所述开关SW3的另一端连接MP14的栅极；所述开关SW4的另一端连接MP14的栅极。

本发明中，所述运放AMP1是一个两级全差分放大器，包括8个NMOS管和4个PMOS管，8个NMOS管记为MN9、MN10、MN11、MN12、MN13、MN14、MN15和MN16，4个PMOS管记为MP7、MP8、MP9和MP10；其中，所述MN11和MN12是第一级放大器的输入对管，MP9和MP10是第二级放大器的输入管，所述MP9和MP10是电流输入型，所述MP9和MP10的源极连接到第一级放大器的输出端；所述MN9漏极连接电源VDD，栅极连接偏置电压Vb5，源极同时连接MN11的源极和MN13的漏极；所述MN10漏极连接电源VDD，栅极连接偏置电压Vb5，源极同时连接MN12的源极和MN14的漏极；所述MP7源极连接电源VDD，栅极连接偏置电压Vb6，漏极同时连接MN11的漏极和MP10的源极；所述MP8源极连接电源VDD，栅极连接偏置电压Vb6，漏极同时连接MN12的漏极和MP9的源极；所述MN11的栅极连接正相输入信号VIN1+，所述MN12的栅极连接负相输入信号VIN1-，所述MN13的栅极连接偏置电压Vb7，源极接地；所述MN14的栅极连接偏置电压Vb7，源极接地；所述MP9的栅极连接偏置电压Vb8，漏极同时连接负相输出端VO1+和MN15的漏极；所述MP10的栅极连接偏置电压Vb8，漏极同时连接负相输出端VO1-和MN16的漏极；所述MN15的栅极连接偏置电压Vb9，源极接地；所述MN16的栅极连接偏置电压Vb9，源极接地。

本发明中，所述运放AMP2包括6个NMOS管和2个PMOS管，6个NMOS管记为MN17、MN18、MN19、MN20、MN21和MN22，2个PMOS管记为MP11和MP12；所述MN17漏极连接电源VDD，栅极连接偏置电压Vb10，源极同时连接MN19源极和MN21漏极；所述MN18漏极连接电源VDD，栅极连接偏置电压Vb10，源极同时连接MN20源极和MN22漏极；所述MP11源极连接电源VDD，栅极连接偏置电压Vb11，漏极同时连接正相输出端VO2+和MN19漏极；所述MP12源极连接电源VDD，栅极连接偏置电压Vb11，漏极同时连接负相输出端VO2-和MN20漏极；所述MN19的栅极连接正相输入信号VIN2+；所述MN20的栅极连接负相输入信号VIN2-；所述MN21的栅极连接偏置电压Vb12，源极接地；所述MN22的栅极连接偏置电压Vb12，源极接地。

与现有技术相比，本发明的有益效果是：

本发明中，MDAC主放大器运放增益等于跨导和输出阻抗的乘积，通过输出阻抗的提高，获得了更高的增益。

由于本发明中辅助放大器采用了反馈支路稳定辅助运放的输出电压，从而保证了MDAC主放大器中共栅极MOS管栅压稳定。

本发明中的一个辅助放大器运放AMP1是一个两级运放，传统两级运放中，第一级放大器输出节点和第二级放大器输入管的栅极相连，需要驱动较大的栅电容负载，往往需要采用米勒补偿的方式才能保持足够的相位裕度。本发明使用的两级运放使用了电流输入的结构作为第二级放大器输入结构，第一级放大器输出节点和第二级放大器输入管的源极相连，减小了第一级放大器输出节点的负载电容，不需要使用米勒补偿。

本发明中，MDAC主放大器的第二级放大器输出和输入之间使用米勒补偿电容，提高了主运放稳定性。MDAC主放大器的第一级放大器和第二级放大器的输出节点均使用耦合电容和电流镜MOS管栅极相连，可以实现稳定共模电压的作用。

附图说明

图1是本发明中MDAC主放大器原理示意图；

图2是本发明中运放AMP1的电路原理图；

图3是本发明中运放AMP2的电路原理图。

具体实施方式

下面结合具体实施方式对本发明作进一步详细地描述。

如图1所示，本发明一种用于流水线ADC的增益增强型全差分放大器结构，包括MDAC主放大器和两个辅助放大器，所述MDAC主放大器是两级放大器，包括9个PMOS管和10个NMOS管，由一个套筒式共源共栅放大器作为第一级，由一个共源极放大器作为第二级输出级，其中2个PMOS管构成的共源共栅结构的输出阻抗Rp及2个NMOS管构成的共源共栅结构的输出阻抗Rn为第一级输出阻抗；两个辅助放大器由运放AMP1和运放AMP2构成，通过运放AMP1和运放AMP2，第一级输出阻抗Rp和Rn分别增大为AP*Rp和AN*Rn，其中，AP和AN分别为运放AMP1和运放AMP2的增益；所述MDAC主放大器的第一级增益A1＝Gm1*(AP*Rp||AN*Rn)，其中Gm1为第一级放大器等效跨导；所述MDAC主放大器增益为A＝A1*A2＝Gm1*(AP*Rp||AN*Rn)*A2，其中A2是第二级放大器增益。

本发明中，MDAC主放大器的电路结构及其连接关系如下，

所述MDAC主放大器包括有9个PMOS管、10个NMOS管、6个电容和4个开关；9个PMOS管记为MP1、MP2、MP3、MP4、MP5、MP6、MP13、MP14和MP15，10个NMOS管记为MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN23、MN24，6个电容记为C1、C2、C3和C4，4个开关记为SW1、SW2、SW3和SW4。

所述MDAC主放大器中各器件的连接关系如下：所述MP1的源极连接电源VDD，栅极连接偏置电压Vb1，漏极连接运放AMP1的正相输入端和MP3的源端。MP2的源极连接电源VDD，栅极连接偏置电压Vb1，漏极连接运放AMP1的负相输入端和MP4的源极。MP3的源极连接MP1的漏极和运放AMP1的正相输入端，栅极连接运放AMP1的负相输出端，漏极连接MN1的漏极、电容C2的一端和MN7的栅极。MP4的源极连接MP2的漏极和运放AMP1的负相输入端，栅极连接运放AMP1的正相输出端，漏极连接MN2的漏极、电容C1、C3、C4的一端和MN6的栅极。运放AMP1的正相输入端连接MP1的漏极和MP3的源极，负相输入端连接MP2的漏极和MP4的源极，正相输出端连接MP4的栅极，负相输出端连接MP3的栅极。MN1的漏极连接MP3的漏极、电容C2的一端和MN7的栅极，栅极连接运放AMP2的负相输出端，源极连接运放AMP2的正相输入端和MN3的漏极。MN2的漏极连接MP4的漏极、电容C1、C3、C4的一端和MN6的栅极，栅极连接运放AMP2的正相输出端，源级连接运放AMP2的负相输入端和MN4的漏极。MN3的漏极连接MN1的源极和运放AMP2的正相输入端，栅极连接输入信号VIN+，源极连接MN5的漏极和MN4的源极。MN4的漏极连接MN2的源极和运放AMP2的负相输入端，栅极连接输入信号VIN-，源极连接MN5的漏极和MN3的源极。运放AMP2的正相输入端连接MN1的源极和MN3的漏极，负相输入端连接MN2的源极和MN4的漏极，正相输出端连接MN2的栅极，负相输出端连接MN1的栅极。MN5的漏极连接MN3的源极和MN4的源极，栅极连接偏置电压Vb2、电容C1、C2的另一端和开关SW1的一端，源极接地。MP5的源极连接电源VDD，栅极连接偏置电压Vb3，漏极连接电容C3的另一端、负相输出端、MN6的漏极、电容C5的一端和开关SW4的一端。MP6的源极连接电源VDD，栅极连接偏置电压Vb3，漏极连接电容C4的另一端、正相输出端、MN7的漏极、电容C6的一端和开关SW3的一端。MN6的漏极连接电容C3的另一端、负相输出端VO-、MP5的漏极、电容C5的一端和开关SW4的一端，栅极连接MP4、MP2的漏极、电容C1、C3、C4的一端，源极连接MN7的源极、MN8的漏极和开关SW1的另一端。MN7的漏极连接MP6的漏极、电容C4的另一端、正相输出端VO+、电容C6的一端和开关SW3的一端，栅极连接电容C2的一端和MP3、MN1的漏极，源级连接MN6的源极、MN8的漏极和开关SW1的另一端。MN8漏极连接MN6、MN7的源极和开关SW1的另一端，栅极连接偏置电压Vb4、电容C5、C6的另一端和开关SW2的一端，源极接地。电容C1的一端连接MP4、MN2的漏极、电容C3、C4的一端和MN6的栅极，另一端连接偏置电压Vb2、电容C2的另一端和开关SW1的一端。电容C2的一端连接MP3、MN1的漏极和MN7的栅极，另一端连接偏置电压Vb2、电容C1的另一端和开关SW1的一端。电容C3一端连接MP4、MN2的漏极，电容C1、C4的一端和MN6的栅极，另一端连接MP5、MN6的漏极、负相输出端VO-、电容C5的一端和开关SW4的一端。电容C4一端连接MP4、MN2的漏极，电容C1、C3的一端和MN6的栅极，另一端连接MP6、MN7的漏极、正相输出端VO+、电容C6的一端和开关SW3的一端。电容C5一端连接电容C3的另一端，MP5、MN6的漏极、负相输出端VO-和开关SW4的一端，另一端连接偏置电压Vb4、电容C6的另一端和开关SW2的一端。电容C6一端连接电容C4的另一端，MP6、MN7的漏极、正相输出端VO+和开关SW3的一端，另一端连接偏置电压Vb4、电容C5的另一端和开关SW2的一端。PMOS管MP13源极连接电源，栅极连接偏置Vb，漏极连接MP14和MP15的源极。MP14漏极连接MN23的漏极和栅极，MN23源极接地。MP15漏极连接MN24的漏极和栅极，MN24源极接地。开关SW1一端连接MN5栅极，开关SW1另一端连接MN6、MN7的源极。开关SW2一端连接MN8栅极，另一端连接MN24栅极。开关SW3一端连接VO+，另一端连接MP14栅极。开关SW4一端连接VO-，另一端连接MP14栅极。

辅助运放AMP1原理图如图2所示，辅助运放AMP1是一个两级全差分放大器，包括8个NMOS管和4个PMOS管，8个NMOS管记为MN9、MN10、MN11、MN12、MN13、MN14、MN15和MN16，4个PMOS管记为MP7、MP8、MP9和MP10；其中，所述MN11和MN12是第一级放大器的输入对管，MP9和MP10是第二级放大器的输入管，所述MP9和MP10是电流输入型，所述MP9和MP10的源极连接到第一级放大器的输出端，从而避免了栅极作为负载接入第一级放大器输出，能够有效减小第一级放大器输出负载电容，使得第一级放大器输出节点成为次主极点，第二级放大器输出节点成为主极点。并且由于第一级输出节点的电容负载很小，所以次主极点远离主极点，并且不需要使用米勒补偿。所述运放AMP1中各器件的连接关系如下：所述MN9漏极连接电源VDD，栅极连接偏置电压Vb5，源极连接MN11的源极和MN13的漏极。MN10漏极连接电源VDD，栅极连接偏置电压Vb5，源极连接MN12的源极和MN14的漏极。MP7源极连接电源VDD，栅极连接偏置电压Vb6，漏极连接MN11的漏极和MP10的源极。MP8源极连接电源VDD，栅极连接偏置电压Vb6，漏极连接MN12的漏极和MP9的源极。MN11漏极连接MP7的漏极和MP10的源极，栅极连接正相输入信号VIN1+，源极连接MN9的源极和MN13的漏极。MN12的漏极连接MP8的漏极和MP9的源极，栅极连接负相输入信号VIN1-，源极连接MN10的源极和MN14的漏极。MN13的漏极连接MN11的源极和MN9的源极，栅极连接偏置电压Vb7，源极接地。MN14的漏极连接MN12的源极和MN10的源极，栅极连接偏置电压Vb7，源极接地。MP9源极连接MP8、MN12的漏极，栅极连接偏置电压Vb8，漏极连接负相输出端VO1+和MN15的漏极。MP10源极连接MP7、MN11的漏极，栅极连接偏置电压Vb8，漏极连接负相输出端VO1-和MN16的漏极。MN15漏极连接MP9漏极和正向输出端VO1+，栅极连接偏置电压Vb9，源极接地。MN16漏极连接MP10漏极和负向输出端VO1-，栅极连接偏置电压Vb9，源极接地。

辅助运放AMP2电路原理图如图3所示。AMP2是一个全差分运放，所述运放AMP2包括6个NMOS管和2个PMOS管，6个NMOS管记为MN17、MN18、MN19、MN20、MN21和MN22，2个PMOS管记为MP11和MP12。其中MN17和MN18构成额外支路，用于AMP2稳定输出节点的电压。当VIN2+和VIN2-电压升高时，在MN17和MN18作用下，输入对管MN19和MN20源极电压也相应升高，保持MN17、MN18、MN19、MN20者四个管子电流基本恒定，从而保持流过MP11和MP12的电流恒定，保持VO2-和VO2+电压恒定。辅助运放AMP1中MN9和MN10作用与此类似。所述运放AMP2中各器件的连接关系如下：MN17漏极连接电源VDD，栅极连接偏置电压Vb10，源极连接MN19源极和MN21漏极。MN18漏极连接电源VDD，栅极连接偏置电压Vb10，源极连接MN20源极和MN22漏极。MP11源极连接电源VDD，栅极连接偏置电压Vb11，漏极连接正相输出端VO2+和MN19漏极。MP12源极连接电源VDD，栅极连接偏置电压Vb11，漏极连接负相输出端VO2-和MN20漏极。MN19漏极连接MP11漏极和正相输出端VO2+，栅极连接正相输入信号VIN2+，源极连接MN17源极和MN21漏极。MN20漏极连接MP12漏极和负相输出端VO2-，栅极连接负相输入信号VIN2-，源极连接MN18源极和MN22漏极。MN21漏极连接MN19源极和MN17源极，栅极连接偏置电压Vb12，源极接地。MN22漏极连接MN20源极和MN18源极，栅极连接偏置电压Vb12，源极接地。

在所述MDAC主放大器运放工作过程中，使用开关电容共模反馈来稳定全差分运放输出共模电平。由于主运放是两级运放，每级放大器都需要使用共模反馈。在复位或采样时间内，开关SW1、SW2、SW3、SW4导通，电容C1、C2和C5、C6上分别存储电荷，最终稳定状态时，第一级输出共模电平是VDS8+VGS6，第二级输出共模电平是VCOM。当第一级输出共模电平大于VDS8+VGS6时，MN6源极电压提高，复位时存储在电容C1、C2上的电压减小，工作时MN5栅极电压提高，从而MN5电流增大，第一级输出电压减小。当第二级输出电压高于VCOM时，MN24漏极电压升高，复位时存储在C5、C6上的电压减小，工作时MN8栅极电压升高，从而MN8电流增大，第二级输出电压减小。通过这种方式实现了第一级和第二级放大器输出共模电平的稳定。

尽管上面结合图对本发明进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨的情况下，还可以做出很多变形，这些均属于本发明的保护之内。

Claims (4)

1.一种用于流水线ADC的增益增强型全差分放大器结构，包括MDAC主放大器和两个辅助放大器，其特征在于：所述MDAC主放大器是两级放大器，包括9个PMOS管和10个NMOS管，由一个套筒式共源共栅放大器作为第一级，由一个共源极放大器作为第二级输出级，其中2个PMOS管构成的共源共栅结构的输出阻抗Rp及2个NMOS管构成的共源共栅结构的输出阻抗Rn为第一级输出阻抗；两个辅助放大器由运放AMP1和运放AMP2构成，通过运放AMP1和运放AMP2，第一级输出阻抗Rp和Rn分别增大为AP*Rp和AN*Rn，其中，AP和AN分别为运放AMP1和运放AMP2的增益；所述MDAC主放大器的第一级增益A1＝Gm1*(AP*Rp||AN*Rn)，其中Gm1为第一级放大器等效跨导；所述MDAC主放大器增益为A＝A1*A2＝Gm1*(AP*Rp||AN*Rn)*A2，其中A2是第二级放大器增益。

2.根据权利要求1所述用于流水线ADC的增益增强型全差分放大器结构，其特征在于，所述MDAC主放大器还包括有6个电容和4个开关；9个PMOS管记为MP1、MP2、MP3、MP4、MP5、MP6、MP13、MP14和MP15，10个NMOS管记为MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN23、MN24，6个电容记为C1、C2、C3和C4，4个开关记为SW1、SW2、SW3和SW4；所述MP1的源极连接电源VDD，栅极连接偏置电压Vb1，漏极同时连接运放AMP1的正相输入端和MP3的源端；所述MP2的源极连接电源VDD，栅极连接偏置电压Vb1，漏极同时连接运放AMP1的负相输入端和MP4的源极；所述MP3的栅极同时连接运放AMP1的负相输出端，漏极同时连接MN1的漏极、电容C2的一端和MN7的栅极；所述MP4的栅极连接运放AMP1的正相输出端，漏极同时连接MN2的漏极、电容C1、C3和C4的一端和MN6的栅极；所述MN1的栅极连接运放AMP2的负相输出端，源极同时连接运放AMP2的正相输入端和MN3的漏极；所述MN2的栅极连接运放AMP2的正相输出端，源级同时连接运放AMP2的负相输入端和MN4的漏极；所述MN3的栅极连接输入信号VIN+，源极同时连接MN5的漏极和MN4的源极；所述MN4的漏极同时连接运放AMP2的负相输入端，栅极连接输入信号VIN-；所述MN5的栅极连接偏置电压Vb2、电容C1、C2的另一端和开关SW1的一端，源极接地；所述MP5的源极连接电源VDD，栅极连接偏置电压Vb3，漏极同时连接电容C3的另一端、负相输出端VO-、MN6的漏极、电容C5的一端和开关SW4的一端；所述MP6的源极连接电源VDD，栅极连接偏置电压Vb3，漏极连接电容C4的另一端、正相输出端VO+、MN7的漏极、电容C6的一端和开关SW3的一端；所述MN6的源极同时连接MN7的源极、MN8的漏极和开关SW1的另一端；所述MN8的栅极连接偏置电压Vb4、电容C5、C6的另一端和开关SW2的一端，源极接地；所述MP13源极连接电源，栅极连接偏置Vb，漏极连接MP14和MP15的源极；所述MP14漏极同时连接MN23的漏极和栅极，所述MN23源极接地；所述MP15漏极同时连接MN24的漏极和栅极，所述MN24源极接地；所述开关SW2的另一端连接MN24栅极，所述开关SW3的另一端连接MP14的栅极；所述开关SW4的另一端连接MP14的栅极。

3.根据权利要求1所述用于流水线ADC的增益增强型全差分放大器结构，其特征在于：所述运放AMP1是一个两级全差分放大器，包括8个NMOS管和4个PMOS管，8个NMOS管记为MN9、MN10、MN11、MN12、MN13、MN14、MN15和MN16，4个PMOS管记为MP7、MP8、MP9和MP10；其中，所述MN11和MN12是第一级放大器的输入对管，MP9和MP10是第二级放大器的输入管，所述MP9和MP10是电流输入型，所述MP9和MP10的源极连接到第一级放大器的输出端；所述MN9漏极连接电源VDD，栅极连接偏置电压Vb5，源极同时连接MN11的源极和MN13的漏极；所述MN10漏极连接电源VDD，栅极连接偏置电压Vb5，源极同时连接MN12的源极和MN14的漏极；所述MP7源极连接电源VDD，栅极连接偏置电压Vb6，漏极同时连接MN11的漏极和MP10的源极；所述MP8源极连接电源VDD，栅极连接偏置电压Vb6，漏极同时连接MN12的漏极和MP9的源极；所述MN11的栅极连接正相输入信号VIN1+，所述MN12的栅极连接负相输入信号VIN1-，所述MN13的栅极连接偏置电压Vb7，源极接地；所述MN14的栅极连接偏置电压Vb7，源极接地；所述MP9的栅极连接偏置电压Vb8，漏极同时连接负相输出端VO1+和MN15的漏极；所述MP10的栅极连接偏置电压Vb8，漏极同时连接负相输出端VO1-和MN16的漏极；所述MN15的栅极连接偏置电压Vb9，源极接地；所述MN16的栅极连接偏置电压Vb9，源极接地。

4.根据权利要求1所述用于流水线ADC的增益增强型全差分放大器结构，其特征在于：所述运放AMP2包括6个NMOS管和2个PMOS管，6个NMOS管记为MN17、MN18、MN19、MN20、MN21和MN22，2个PMOS管记为MP11和MP12；所述MN17漏极连接电源VDD，栅极连接偏置电压Vb10，源极同时连接MN19源极和MN21漏极；所述MN18漏极连接电源VDD，栅极连接偏置电压Vb10，源极同时连接MN20源极和MN22漏极；所述MP11源极连接电源VDD，栅极连接偏置电压Vb11，漏极同时连接正相输出端VO2+和MN19漏极；所述MP12源极连接电源VDD，栅极连接偏置电压Vb11，漏极同时连接负相输出端VO2-和MN20漏极；所述MN19的栅极连接正相输入信号VIN2+；所述MN20的栅极连接负相输入信号VIN2-；所述MN21的栅极连接偏置电压Vb12，源极接地；所述MN22的栅极连接偏置电压Vb12，源极接地。