CN110277968B - 快速响应的运算放大器 - Google Patents

Abstract

本发明公开一种运算放大器，其包括：PMOS晶体管MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、NMOS晶体管MN1、MN2以及电流源I1、I2、I3。这样，所述运算放大器100包含两个放大级，因此有两级增益，这样比单级放大器的增益高。此外，本发明中增加了晶体管MP4、MP3、MP7提供了附加的大信号通路，直接影响第一输出端和第二输出端VON和VOP，缩短了信号路径，因此能有助于提高运算放大器的输出响应速度。

Description

快速响应的运算放大器

【技术领域】

本发明属于电路设计领域，具体涉及一种快速响应的运算放大器。

【背景技术】

运算放大器在芯片中应用广泛。一方面运算放大器要求增益高，增益越高，越接近理想运算放大器，即在反馈环路应用中，可以将运算放大器的正输入端和负输入端调整得相等。稳定工作的误差为达到1/(1+A)，其中A为运算放大器的增益。从公式也能看出，增益越大，稳定工作的误差越小，精度越高。在提高增益通常可以通过连接更多放大级，这样总增益等于各级增益的乘积，这样可以有效增加增益。但更多级会导致延迟，延迟越大，使得运算放大器响应更慢。增益关注的是小信号。但是运算放大器的快慢关注的是大信号。快速响应也是现在运算放大器的重要指标。

因此，有必要提供一种快速响应的运算放大器。

【发明内容】

本发明的目的在于提供一种运算放大器，其可以实现快速响应。

根据本发明的一个方面，本发明提供一种运算放大器，其包括：PMOS晶体管MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、NMOS晶体管MN1、MN2以及电流源I1、I2、I3，其中晶体管MP5、MP6、MP7、MP8、MP9的源极与电源端相连，晶体管MP5、MP6、MP7、MP8、MP9的栅极相互连接后与晶体管MP5的漏极相连，所述电流源I1的电流输入端与晶体管MP5的漏极相连，所述电流源I1的电流输出端与接地端相连，晶体管MN2的漏极与晶体管MP6的漏极相连后作为第一输出端VON，晶体管MN2的源极与接地端相连，晶体管MN1的漏极与晶体管MP9的漏极相连后作为第二输出端VOP，晶体管MN1的源极与接地端相连，晶体管MP1的栅极作为第一输入端IN，晶体管MP2的栅极作为第二输入端IP，晶体管MP1的源极与晶体管MP2的源极相连后与晶体管MP8的漏极相连，晶体管MP1的漏极与所述电流源I2的电流输入端相连，晶体管MP2的漏极与所述电流源I3的电流输入端相连，所述电流源I2和I3的电流输出端均与接地端相连，晶体管MP3的源极与晶体管MP4的源极相连后与晶体管MP7的漏极相连，晶体管MP3的栅极与第一输入端IN相连，晶体管MP4的栅极与第二输入端IP相连，晶体管MP3的漏极与第二输出端VOP相连，晶体管MP4的漏极与第一输出端VON相连。

与现有技术相比，本发明的运算放大器通过合理的电路设计可以实现快速响应。

本发明还有一些特点和优点将在下面的附图以及实例的实施方式中阐述。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为本发明中的运算放大器在一个实施例中的电路原理图。

【具体实施方式】

本发明的详细描述主要通过程序、步骤、逻辑块、过程或其他象征性的描述来直接或间接地模拟本发明技术方案的运作。为透彻的理解本发明，在接下来的描述中陈述了很多特定细节。而在没有这些特定细节时，本发明则可能仍可实现。所属领域内的技术人员使用此处的这些描述和陈述向所属领域内的其他技术人员有效的介绍他们的工作本质。换句话说，为避免混淆本发明的目的，由于熟知的方法和程序已经容易理解，因此它们并未被详细描述。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。

图1为本发明中的运算放大器100在一个实施例中的电路原理图。如图1所示的，所述运算放大器100包括PMOS(P-channel Metal Oxide Semiconductor)晶体管MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9及NMOS(N-channel Metal Oxide Semiconductor)晶体管MN1、MN2、电流源I1、I2、I3。

其中晶体管MP5、MP6、MP7、MP8、MP9的源极与电源端相连，晶体管MP5、MP6、MP7、MP8、MP9的栅极相互连接后与晶体管MP5的漏极相连，

所述电流源I1的电流输入端与晶体管MP5的漏极相连，所述电流源I1的电流输出端与接地端相连，

晶体管MN2的漏极与晶体管MP6的漏极相连后作为第一输出端VON，晶体管MN2的源极与接地端相连，

晶体管MN1的漏极与晶体管MP9的漏极相连后作为第二输出端VOP，晶体管MN1的源极与接地端相连，

晶体管MP1的栅极作为第一输入端IN，晶体管MP2的栅极作为第二输入端IP，晶体管MP1的源极与晶体管MP2的源极相连后与晶体管MP8的漏极相连，晶体管MP1的漏极与所述电流源I2的电流输入端相连，晶体管MP2的漏极与所述电流源I3的电流输入端相连，所述电流源I2和I3的电流输出端与接地端相连，

晶体管MP3的源极与晶体管MP4的源极相连后与晶体管MP7的漏极相连，晶体管MP3的栅极与第一输入端IN相连，晶体管MP4的栅极与第二输入端IP相连，晶体管MP3的漏极与第二输出端VOP相连，晶体管MP4的漏极与第一输出端VON相连。

如图1所示，所述运算放大器100为全差分电路，第一输入端IN和第二输入端IP输入的两个输入电压信号是差分输入信号，第一输出端VON和第二输出端VOP输出也构成差分输出信号。当输入电压信号IP增加时，晶体管MP2的栅极电压增加，其漏极电流减小，导致晶体管MN1的栅极电压下降，导致晶体管MN1的漏极电流减小，因此输出电压信号VOP上升；当输入电压信号IN增加时，晶体管MP1的栅极电压增加，其漏极电流减小，导致晶体管MN2的栅极电压下降，导致晶体管MN2的漏极电流减小，因此输出电压信号VON上升。

先考虑慢的信号通路，所述运算放大器100的小信号增益等于：

gmP2.(roP2//roI3).gmN1.(roN1//roP9)

其中gmP2为MP2的跨导，roP2为晶体管MP2的等效输出电阻，roI3为电流源I3的等效输出电阻，gmN1为MN1的跨导，roN1为晶体管MN1的等效输出电阻，roP9为晶体管MP9的等效输出电阻。

这样，所述运算放大器100包含两个放大级，因此有两级增益，这样比单级放大器的增益高。但是每增加一级，会导致每一级存在额外的延迟时间，这样输出电压信号对输入电压信号的反应会变慢。

本发明中，增加了晶体管MP4、MP3、MP7提供了附加的大信号通路，直接影响第一输出端和第二输出端VON和VOP，缩短了信号路径，因此能有助于提高运算放大器的输出响应速度。

本发明中的“连接”、“相连”或“相接”等表示电性连接的词语都表示电性的间接或直接连接。上述说明已经充分揭露了本发明的具体实施方式。需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (1)

1.一种运算放大器，其特征在于，其包括：PMOS晶体管MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、NMOS晶体管MN1、MN2以及电流源I1、I2、I3，

其中晶体管MP5、MP6、MP7、MP8、MP9的源极与电源端相连，晶体管MP5、MP6、MP7、MP8、MP9的栅极相互连接后与晶体管MP5的漏极相连，

所述电流源I1的电流输入端与晶体管MP5的漏极相连，所述电流源I1的电流输出端与接地端相连，

晶体管MN2的漏极与晶体管MP6的漏极相连后作为第一输出端VON，晶体管MN2的源极与接地端相连，晶体管MN2的栅极与所述电流源I2的电流输入端相连，

晶体管MN1的漏极与晶体管MP9的漏极相连后作为第二输出端VOP，晶体管MN1的源极与接地端相连，晶体管MN1的栅极与所述电流源I3的电流输入端相连，

晶体管MP1的栅极作为第一输入端IN，晶体管MP2的栅极作为第二输入端IP，晶体管MP1的源极与晶体管MP2的源极相连后与晶体管MP8的漏极相连，晶体管MP1的漏极与所述电流源I2的电流输入端相连，晶体管MP2的漏极与所述电流源I3的电流输入端相连，所述电流源I2和I3的电流输出端均与接地端相连，

晶体管MP3的源极与晶体管MP4的源极相连后与晶体管MP7的漏极相连，晶体管MP3的栅极与第一输入端IN相连，晶体管MP4的栅极与第二输入端IP相连，晶体管MP3的漏极与第二输出端VOP相连，晶体管MP4的漏极与第一输出端VON相连。

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