CN114584083A - 面向δ∑adc的小信号处理低开销运算放大器 - Google Patents

Abstract

面向Δ∑ADC的小信号处理低开销运算放大器，涉及模拟集成电路技术领域，其包括晶体管级电路、偏置电压产生电路和输出CMFB，偏置电压产生电路为晶体管提供栅极电压，输出CMFB用于纠正差分晶体管的电流中的任何不匹配，晶体管级电路采用两级级联结构，第一级采用增益增强的折叠共源共栅结构和小的偏置电流以实现高增益并减小面积开销，第二级采用偏置电流源负载共源结构和大的偏置电流并应用大的过驱动电压以保证单位增益带宽及降低面积开销。本发明通过对运算放大器中晶体管级电路结构的改进，大大简化了版图布局，减少了面积浪费，解决了在高增益与单位增益带宽的前提下面积开销过大的问题。

Description

面向Δ∑ADC的小信号处理低开销运算放大器

技术领域

本发明涉及模拟集成电路技术领域，特别涉及一种面向Δ∑ADC的小信号处理低开销运算放大器。

背景技术

运算放大器（operational amplifier, Op-Amp）是模拟和混合信号集成电路的基本构建模块之一，其性能随其应用领域而发展，目前主要为低功耗、高速和高增益这三个方向。对于一些高速高精度电路，如采样保持电路、delta-Sigma analog-to-digitalconverter (ΔΣADC)、开关电容滤波器等，它们的基础电路运算放大器需要拥有高速高增益性能，对应为大的增益和单位增益带宽（Unity gain bandwidth，UGB），运算放大器在 Δ∑ADC 中的重要作用是构建积分器，其直流电压增益 A ₀ 和单位增益带宽 (UGB) 会导致积分器的非理想特性并影响 Δ∑ADC 的精度，然而要拥有高速高增益性能，则会增大版图面积。

由于CMOS工艺中，PMOS和NMOS是成对存在的。传统的结构中PMOS和NMOS面积相差过大，增大了版图布局难度和面积浪费；传统的两级运算放大器设计中，通常选用电流镜，第二级以镜像电流源作为负载，这无疑也增加了面积开销。

发明内容

针对现有技术的不足，本发明提供一种面向Δ∑ADC的小信号处理低开销运算放大器，以解决传统的面向Δ∑ADC的小信号处理运算放大器在高增益与单位增益带宽的前提下面积开销过大的问题。

为了实现上述目的，本发明采用如下技术方案：一种面向Δ∑ADC的小信号处理低开销运算放大器，其包括晶体管级电路、偏置电压产生电路和输出CMFB，所述偏置电压产生电路为晶体管提供栅极电压，所述输出CMFB用于修正差分晶体管的电流中的不匹配，所述晶体管级电路采用两级级联结构，所述两级级联结构的第一级采用增益增强的折叠共源共栅结构和小的偏置电流以实现高增益并减小面积开销；所述两级级联结构的第二级采用偏置电流源负载共源结构和大的偏置电流并应用大的过驱动电压以保证单位增益带宽及降低面积开销。

其中，所述两级级联结构的第一级输入采用PMOS以降低输入噪声，并在共源共栅电路中共栅晶体管的源极和栅极之间引入辅助放大器以增大P型和N型共源共栅的等效输出阻抗。

进一步地，所述两级级联结构的第二级以PMOS作为输入、NMOS作为独立的偏置电流源负载结构，利用输入端大的过驱动电压特性，降低面积开销。

具体而言，上述小信号处理低开销运算放大器包括第一级放大模块（201）、第二级放大模块（202）、第一补偿模块（203）和第二补偿模块（204）；

所述第一级放大模块（201）的正输入端Vip1与负输入端Vin1分别连接至正输入电压端Vip与负输入电压端Vin，所述第一级放大模块（201）的正输出端Vop1与负输出端Von1分别连接至第二放大模块（202）的正输入端Vip2与负输入端Vin2，所述第二放大模块（202）的正输出端Vop与负输出端Von用于外接负载电容。

于一实施例中，所述第一补偿模块（203）包括第一调零电阻（R_1a）和第一密勒补偿电容（C_1a），所述第一调零电阻（R_1a）和第一密勒补偿电容（C_1a）串接至第一级放大模块（201）的负输出端Von1与第二放大模块（202）的正输出端Vop2之间。

于一实施例中，所述第二补偿模块（204）包括第二调零电阻（R_1b）和第二密勒补偿电容（C_1b），所述第二调零电阻（R_1b）和第二密勒补偿电容（C_1b）串接至第一级放大模块（201）的正输出端Vop1与第二放大模块（202）的负输出端Von2之间。

于一实施例中，所述第一放大模块包括电源端VDD、接地端GND、第一偏置电压端Vb1、电流镜（2011）、第一晶体管（M1a）、第二晶体管（M1b）、第三晶体管（M2a）、第四晶体管（M2b）、第五晶体管（M3a）、第六晶体管（M3b）、第七晶体管（M4a）、第八晶体管（M4b）、第一P型辅助放大器（Ap1）、第二P型辅助放大器（Ap2）、第一N型辅助放大器（An1）和第二N型辅助放大器（An2），所述电流镜（2011）包括第九晶体管（M6）、第十晶体管（M5a）和第十一晶体管（M5b）；

所述第九晶体管（M6）、第十晶体管（M5a）、第十一晶体管（M5b）的源极接电源端VDD，所述第九晶体管（M6）的漏极接至第一晶体管（M1a）源极与第二晶体管（M1b）源极形成的节点处，所述第九晶体管（M6）的栅极与第十晶体管（M5a）、第十一晶体管（M5b）的栅极连接在一起并接至第一偏置电压端Vb1，所述第十晶体管（M5a）、第十一晶体管（M5b）的漏极分别接至第七晶体管（M4a）、第八晶体管（M4b）的源极；

所述第一晶体管（M1a）、第二晶体管（M1b）的栅极分别接至正输入电压端Vip与负输入电压端Vin，且其漏极分别接至第三晶体管（M2a）、第四晶体管（M2b）的漏极；

所述第七晶体管（M4a）、第八晶体管（M4b）的漏极分别接至第五晶体管（M3a）、第六晶体管（M3b）的漏极，所述第七晶体管（M4a）、第八晶体管（M4b）的源极和栅极之间分别接第一P型辅助放大器（Ap1）、第二P型辅助放大器（Ap2）；

所述第五晶体管（M3a）、第六晶体管（M3b）的源极分别接至第三晶体管（M2a）、第四晶体管（M2b）的漏极，所述第五晶体管（M3a）、第六晶体管（M3b）的源极和栅极之间分别接第一N型辅助放大器（An1）、第二N型辅助放大器（An2）；

所述第三晶体管（M2a）、第四晶体管（M2b）的源极连接接地端GND，所述第三晶体管（M2a）、第四晶体管（M2b）的栅极接共模反馈电压Vcmfb。

于一实施例中，所述第二级放大模块（202）包括电源端VDD、接地端GND、第二偏置电压端Vb2，第十二晶体管（M7a）、第十三晶体管（M7b）、第十四晶体管（M8a）和第十五晶体管（M8b）；

所述第十二晶体管（M7a）、第十三晶体管（M7b）的源极接电源端VDD，且其栅极分别接至第一级放大模块（201）的负输出端Von1与正输出端Vop1，所述第十二晶体管（M7a）、第十三晶体管（M7b）的漏极分别接至第十四晶体管（M8a）、第十五晶体管（M8b）的漏极；

所述第十四晶体管（M8a）和第十五晶体管（M8b）的栅极连接在一起并接至第二偏置电压端Vb2，且其源极接至接地端GND；

所述第十二晶体管（M7a）与第十四晶体管（M8a）的漏极连接在一起并接至第二放大模块（202）的正输出端Vop，所述第十三晶体管（M7b）与第十五晶体管（M8b）的漏极连接在一起并接至第二放大模块（202）的负输出端Von。

其中，所述第三晶体管（M2a）、第四晶体管（M2b）、第五晶体管（M3a）、第六晶体管（M3b）为NMOS管，第一晶体管（M1a）、第二晶体管（M1b）、第七晶体管（M4a）、第八晶体管（M4b）、第十晶体管（M5a）、第十一晶体管（M5b）、第九晶体管（M6）为PMOS管；

所述第九晶体管（M6）为尾电流源晶体管，所述第一晶体管（M1a）与第二晶体管（M1b）、第三晶体管（M2a）与第四晶体管（M2b）、第五晶体管（M3a）与第六晶体管（M3b）、第七晶体管（M4a）与第八晶体管（M4b）、第十晶体管（M5a）与第十一晶体管（M5b）间为差分匹配的晶体管。。

其中，所述第十二晶体管（M7a）、第十三晶体管（M7b）为PMOS管，所述第十四晶体管（M8a）、第十五晶体管（M8b）为NMOS管；

所述第十二晶体管（M7a）与第十三晶体管（M7b）、第十四晶体管（M8a）与第十五晶体管（M8b）间为差分匹配的晶体管。

本发明中的运算放大器通过采用全新的两级级联结构及增益增强的折叠共源共栅结构实现了高增益和单位增益带宽，并在保证高单位增益带宽和增益性能的前提下，还大大减小了面积开销。具体而言，第一级结合折叠共源共栅和增益增强技术能够大幅提升低频增益，第二级采用偏置电流源负载结构并利用大的偏置电流能够实现较高的单位增益带宽。经实施例验证，第一级结合折叠共源共栅和增益增强技术能够使低频增益高达129dB，通过采用小的偏置电流实现了低面积开销；而第二级由于采用了偏置电流源负载结构，其在采用大的偏置电流条件实现了35MHz的单位增益带宽，该频率下相位裕度（Phasemargin，PM）约为62゜，通过应用大的过驱动电压，利用输入端大的过驱动电压特性，显著降低了面积开销（相比于传统的电流镜负载CS结构，第二级PMOS面积可降低50倍）。总而言之，本发明通过对运算放大器中晶体管级电路结构的改进大大简化了版图布局，减少了面积浪费，避免了在高增益与单位增益带宽的前提下面积开销过大的问题（实施例中除去偏置电压产生电路部分，运算放大器的面积仅为147.3um×115.1um）。

附图说明

图1为面向Δ∑ADC的小信号处理低开销运算放大器的结构原理框图；

图2为面向Δ∑ADC的小信号处理低开销运算放大器的电路结构示意图；

图3为面向Δ∑ADC的小信号处理低开销运算放大器的晶体管级电路结构图；

图4为验证例中面向Δ∑ADC的小信号处理低开销运算放大器的版图；

图5为验证例中面向Δ∑ADC的小信号处理低开销运算放大器的开环增益与相位波形。

具体实施方式

为了便于本领域技术人员更好地理解本发明相对于现有技术的改进之处，下面结合附图和实施例对本发明作进一步的说明。

需要提前说明的是，由于本发明相对于现有技术的改进之处主要在于为运算放大器的晶体管级电路设计了全新的两级级联结构，出于简化表述的目的，以下将不对运算放大器的偏置电压产生电路及输出CMFB作详细说明，本领域技术人员应当明白，本发明中偏置电压产生电路及输出CMFB的电路结构完全可以参考现有技术，故在此不再赘述。在本发明所设计的全新两级级联结构主要表现在：第一级采用了增益增强的折叠共源共栅结构，具体而言，第一级输入采用PMOS以降低输入噪声，在共源共栅电路中共栅晶体管的源极和栅极之间引入辅助放大器以增大P型和N型共源共栅的等效输出阻抗，并通过采用小的偏置电流使得在实现高增益的同时减小面积开销；第二级采用了偏置电流源负载共源结构，具体而言，第二级以PMOS作为输入、NMOS作为独立的偏置电流源负载结构，并通过采用大的偏置电流，实现高单位增益带宽，同时应用大的过驱动电压，利用输入端大的过驱动电压特性，降低面积开销。应当指出的是，上面提及的 “小的偏置电流”、“大的偏置电流”、“大的过驱动电压”中的形容词“大”、“小”是基于第一级与第二级所采用的条件的比较结果而言。例如第一级采用小的偏置电流，第二级采用大的偏置电流，则是指第一级所采用的偏置电流值小于第二级采用的偏置电流。

图1示出了面向Δ∑ADC的小信号处理低开销运算放大器的结构原理，图2示出了运算放大器的具体电路结构。如图所示，该运算放大器由晶体管级电路、偏置电压产生电路（偏置电压产生电路在图2中未示出）及输出CMFB组成。其中，偏置电压产生电路为运算放大器中晶体管提供栅极电压，输出CMFB用于纠正差分晶体管的电流中的任何不匹配。

图3示出了运算放大器的晶体管级电路结构。如前所述，本实施例相对于现有运算放大器的改进之处主要在于晶体管级电路结构，下面重点结合图3对其作详细说明。在图3所示的晶体管级电路结构中主要包括第一级放大模块201、第二级放大模块202、第一补偿模块203、第二补偿模块204。其中，第一级放大模块201的正输入端Vip1与负输入端Vin1分别连接至正输入电压端Vip与负输入电压端Vin，第一级放大模块201的正输出端Vop1与负输出端Von1分别连接至第二放大模块202的正输入端Vip2与负输入端Vin2，第二放大模块202的正输出端Vop与负输出端Von一般外接负载电容。另外，第一补偿模块203包括第一调零电阻R_1a和第一密勒补偿电容 C_1a，第一调零电阻R_1a和第一密勒补偿电容 C_1a串接至第一级放大模块201的负输出端Von1与第二放大模块202的正输出端Vop2之间。第二补偿模块204包括第二调零电阻R_1b和第二密勒补偿电容 C_1b，第二调零电阻R_1b和第二密勒补偿电容C_1b串接至第一级放大模块201的正输出端Vop1与第二放大模块202的负输出端Von2之间。

第一级放大模块201包括：电源端VDD、接地端GND、第一偏置电压端Vb1、电流镜2011、8个晶体管（M1a，M1b，M2a，M2b，M3a，M3b，M4a，M4b）及2个P型辅助放大器（Ap1，Ap2）和2个N型辅助放大器（An1，An2），其中，电流镜2011又包括3个晶体管（M6、M5a，M5b）。上述晶体管M6、M5a、M5b的源极接电源VDD，晶体管M6的漏极接至晶体管M1a源极与M1b源极形成的节点处，晶体管M6的栅极与晶体管M5a、M5b的栅极连接在一起接至第一偏置电压端Vb1；晶体管M5a、M5b的漏极分别接至晶体管M4a、M4b的源极；晶体管M1a、M1b的栅极分别接至正输入电压端Vip与负输入电压端Vin，其漏极分别接至晶体管M2a、M2b的漏极；晶体管M4a、M4b的漏极分别接至晶体管M3a、M3b的漏极，晶体管M4a、M4b的源极和栅极之间分别接辅助P型辅助放大器Ap1、Ap2；晶体管M3a、M3b的源极分别接至晶体管M2a、M2b的漏极，晶体管M3a、M3b的源极和栅极之间分别接N型辅助放大器An1、An2；晶体管M2a、M2b的源极接至接地端GND，其栅极接共模反馈电压Vcmfb。晶体管M2a、M2b、M3a、M3b为NMOS管，晶体管M1a、M1b、M4a、M4b、M5a、M5b、M6为PMOS管，M6为尾电流源晶体管，M1a与M1b、M2a与M2b、M3a与M3b、M4a与M4b、M5a与M5b间为差分匹配的晶体管。

第二级放大模块202包括：电源端VDD、接地端GND、第二偏置电压端Vb2，晶体管M7a、M7b及M8a、M8b。晶体管M7a、M7b的源极接电源VDD，其栅极分别接至第一级放大模块201的负输出端Von1与正输出端Vop1，其漏极分别接至晶体管M8a、M8b的漏极；晶体管M8a、M8b的栅极连接在一起接至第二偏置电压端Vb2，其源极接至接地端GND；晶体管M7a与晶体管M8a的漏极连接在一起接至第二放大模块202的正输出端Vop，晶体管M7b与晶体管M8b的漏极连接在一起接至第二放大模块202的负输出端Von。其中，晶体管M7a、M7b为PMOS管，晶体管M8a、M8b为NMOS管，M7a与M7b、M8a与M8b间为差分匹配的晶体管。

在第一级放大模块201中，晶体管M1a、M1b及电流镜均采用PMOS管以降低输入噪声，晶体管M2a、M2b、M3a、M3b、M4a、M4b、M5a、M5b采用折叠共源共栅结构，通过在共源共栅电路中共栅晶体管的源极和栅极之间引入上述辅助放大器AP1、AP2、AN1、AN2实现增益增强；在第二级放大模块202中，以PMOS管M7a、M7b作为输入、NMOS管M8a、M8b作为独立的新的偏置电流源负载结构；第一偏置电压端Vb1所对应的栅极电压为小的过驱动电压，第二偏置电压端Vb2所对应的栅极电压为大的过驱动电压，共模反馈电压输出Vcmfb（对应图2中的CMFB）用于纠正差分晶体管的电流中的任何不匹配。

下面通过实例验证上述结构的运算放大器能否在高增益与单位增益带宽的前提下减少面积开销并就其技术原理作详细说明。

1、采用两级级联结构及增益增强的折叠共源共栅结构实现运算放大器高增益。

图3为运算放大器的晶体管级电路，从图中可以看出，该运算放大器采用了两级级联结构，采用FD结构以消除偶次谐波，抑制输入信号和电源中的噪声/干扰，输出两倍的信号摆幅。图中，M _ia 、M _ib （i为晶体管的序号）表示差分匹配的晶体管。运算放大器的第一级采用增益增强的FC结构，其增益为以下式（1），式中AP、AN分别为P型辅助放大器和N型辅助放大器的增益。gmi和roi分别表示序号为i的晶体管的跨导和源漏阻抗。当第一级仅为FC结构时，增益如式（2）所示。式（3）为第二级CS放大器的增益。将增益看作跨导gm乘以等效输出阻抗Rout的形式，则比较式（2）和式（3）可知：共源共栅通过增加等效输出阻抗大大提高了增益。比较式（1）和式（2）可知：增益增强技术通过在共源共栅电路中共栅晶体管的源极和栅极之间引入辅助放大器使P型和N型共源共栅的等效输出阻抗约分别增大AP和AN倍，从而提升运算放大器的增益。两级结构中，运算放大器的增益为各级增益的乘积。通常增益增强的FC结构能使运算放大器的增益达到大约90dB，所以第二级采用简单的CS结构，就能满足18位ΔΣ ADC的增益需求。

运算放大器的开环增益波形如图5所示，负载为2pF电容。仿真结果表明，运算放大器的开环直流增益约为129dB。

2、运算放大器第一级输入采用PMOS以降低输入噪声，采用小的偏置电流实现低面积开销，第二级采用偏置电流源负载结构，采用大的偏置电流实现较高的单位增益带宽，应用大的过驱动电压使晶体管尺寸显著降低，大大减小面积开销。

图3所示电路中，由于输入采用了PMOS， PMOS的闪烁噪声低于NMOS，因此降低了输入噪声，提高了电路精度。尾电流源晶体管M6和镜像电流源晶体管M5a、M5b，均为PMOS。以下式（4）表示了晶体管尺寸（width to length ratio W/L）与漏级电流ID和过驱动电压Vdsat的关系。其中，un,pCox为NMOS或PMOS的载流子迁移率与单位面积栅氧化电容的乘积，其值由工艺决定。以SMIC0.18um工艺为例，在SMIC0.18um工艺中u _n C _ox 约为u _p C _ox 的4.62倍。为了减少面积开销，PMOS的Vdsat比NMOS略大，运放第一级偏置电流小。

UGB的表达式如式（5）所示。第二级输入跨导的表达式如式（6）所示，其中，CL为运算放大器的负载电容，C_G7为M7的栅极电容。设计中，CL与Cc的关系需符合式（7）。C_G7的值如式（8）所示，由M7的尺寸和栅氧化层电容密度Cox决定。本验证例中设计CL=2pF， Cc=0.45pF，并由工艺计算得到Cox=0.000892pF/um²。由式（7）-（8）可知，当M7的尺寸为278um²时，C_G7≈0.5Cc， gm7≈2π*4.44Cc*1.5*2UGB。所以，将式（5）代入，可得gm7约为13.3倍gm1，即ID7约为6.7倍ID6。

传统的两级运算放大器中，第二级以镜像电流源作为负载，也就是M7a、M7b、M5a、M5b以及M6的栅极连接在一起构成电流镜结构，统一由Vb1提供栅极偏置电压。电流镜的晶体管之间，它们的gm、ID以及W/L成等比例关系。而若采用传统结构，M7的尺寸约为M6的6.7倍，这无疑增加了面积开销，且如表1所示，(W/L)₆ =136u/2u，该面积已达到前面预估的M7的面积。本验证例设计的第二级CS放大器以NMOS作为负载电流源，并以较大的偏置电压Vb2作为栅极驱动电压。因为un约为4.62倍的up，且Vdsat8约为2倍的Vdsat5，相比于传统结构CS放大器的负载电流源面积约减小了18.48倍。应当指出的是，尽管本验证例所设计的结构以PMOS作为输入会使输入晶体管的面积约增大4.62倍，但CMOS工艺中，PMOS和NMOS是成对存在的，而传统的结构中PMOS和NMOS面积相差过大，增大了版图布局难度和面积浪费，本实施例设计的结构通过对调输入管和负载管的类型，减小了二者的面积差异，反而使版图布局简化并减小了面积浪费，并进一步减小面积开销。

本验证例中运算放大器的单位增益带宽和相位波形如图5所示，负载为2pF电容。仿真结果表明，运算放大器单位增益带宽达到35MHz，该频率下相位裕度（Phase margin，PM）约为62゜。另外，运算放大器的版图如图4所示。图中，除共模反馈和偏置电压产生电路外，其他子电路中晶体管布局和金属走线等都满足对称性以减小差分输入的偏移电压。差分输入晶体管以二维共质心排布，引入Dummy管并在两侧与晶体管紧密相邻以抑制边缘腐蚀效应。除去偏置电压产生电路部分，运算放大器的面积为147.3um×115.1um。

表1为本验证例中运算放大器晶体管尺寸与参数。其中M1-M6构成了运算放大器的第一级。因为第一级结构能实现高增益，所以为减小面积消耗，静态电流较小；M7、M8构成了第二级。为实现较高的带宽和一定的摆率，静态电流大。由于ID7=25ID6，所以若采用传统结构，(W/L)₇=25(W/L)₆，面积非常大。本验证例所采用的结构中(W/L)₇=0.5(W/L)₆，大大减小了面积消耗。

表1 运算放大器晶体管尺寸与参数

。

综上所述，由于本实施例设计的运算放大器采用了一种全新的两级级联结构，该结构第一级采用增益增强的折叠共源共栅结构实现了高增益，第二级采用新的偏置电流源负载共源结构，采用大的偏置电流实现了较高的单位增益带宽，利用输入端大的过驱动电压特性，大大减小了面积开销。

上述实施例为本发明较佳的实现方案，除此之外，本发明还可以其它方式实现，在不脱离本技术方案构思的前提下任何显而易见的替换均在本发明的保护范围之内。

为了让本领域普通技术人员更方便地理解本发明相对于现有技术的改进之处，本发明的一些附图和描述已经被简化，并且为了清楚起见，本申请文件还省略了一些其它元素，本领域普通技术人员应该意识到这些省略的元素也可构成本发明的内容。

Claims (10)

1.面向Δ∑ADC的小信号处理低开销运算放大器，包括晶体管级电路、偏置电压产生电路和输出CMFB，所述偏置电压产生电路为晶体管提供栅极电压，所述输出CMFB用于修正差分晶体管的电流中的不匹配，其特征在于：所述晶体管级电路采用两级级联结构，所述两级级联结构的第一级采用增益增强的折叠共源共栅结构和小的偏置电流以实现高增益并减小面积开销；所述两级级联结构的第二级采用偏置电流源负载共源结构和大的偏置电流并应用大的过驱动电压以保证单位增益带宽及降低面积开销。

2.如权利要求1所述小信号处理低开销运算放大器，其特征在于：所述两级级联结构的第一级输入采用PMOS以降低输入噪声，并在共源共栅电路中共栅晶体管的源极和栅极之间引入辅助放大器以增大P型和N型共源共栅的等效输出阻抗。

3.如权利要求1或2所述小信号处理低开销运算放大器，其特征在于：所述两级级联结构的第二级以PMOS作为输入、NMOS作为独立的偏置电流源负载结构，利用输入端大的过驱动电压特性，降低面积开销。

4.如权利要求1所述小信号处理低开销运算放大器，其特征在于：包括第一级放大模块（201）、第二级放大模块（202）、第一补偿模块（203）和第二补偿模块（204）；

所述第一级放大模块（201）的正输入端Vip1与负输入端Vin1分别连接至正输入电压端Vip与负输入电压端Vin，所述第一级放大模块（201）的正输出端Vop1与负输出端Von1分别连接至第二放大模块（202）的正输入端Vip2与负输入端Vin2，所述第二放大模块（202）的正输出端Vop与负输出端Von用于外接负载电容。

5.如权利要求4所述小信号处理低开销运算放大器，其特征在于：

所述第一补偿模块（203）包括第一调零电阻（R_1a）和第一密勒补偿电容（C_1a），所述第一调零电阻（R_1a）和第一密勒补偿电容（C_1a）串接至第一级放大模块（201）的负输出端Von1与第二放大模块（202）的正输出端Vop2之间。

6.如权利要求4或5所述小信号处理低开销运算放大器，其特征在于：所述第二补偿模块（204）包括第二调零电阻（R_1b）和第二密勒补偿电容（C_1b），所述第二调零电阻（R_1b）和第二密勒补偿电容（C_1b）串接至第一级放大模块（201）的正输出端Vop1与第二放大模块（202）的负输出端Von2之间。

7.如权利要求4所述小信号处理低开销运算放大器，其特征在于：所述第一放大模块包括电源端VDD、接地端GND、第一偏置电压端Vb1、电流镜（2011）、第一晶体管（M1a）、第二晶体管（M1b）、第三晶体管（M2a）、第四晶体管（M2b）、第五晶体管（M3a）、第六晶体管（M3b）、第七晶体管（M4a）、第八晶体管（M4b）、第一P型辅助放大器（Ap1）、第二P型辅助放大器（Ap2）、第一N型辅助放大器（An1）和第二N型辅助放大器（An2），所述电流镜（2011）包括第九晶体管（M6）、第十晶体管（M5a）和第十一晶体管（M5b）；

所述第九晶体管（M6）、第十晶体管（M5a）、第十一晶体管（M5b）的源极接电源端VDD，所述第九晶体管（M6）的漏极接至第一晶体管（M1a）源极与第二晶体管（M1b）源极形成的节点处，所述第九晶体管（M6）的栅极与第十晶体管（M5a）、第十一晶体管（M5b）的栅极连接在一起并接至第一偏置电压端Vb1，所述第十晶体管（M5a）、第十一晶体管（M5b）的漏极分别接至第七晶体管（M4a）、第八晶体管（M4b）的源极；

所述第一晶体管（M1a）、第二晶体管（M1b）的栅极分别接至正输入电压端Vip与负输入电压端Vin，且其漏极分别接至第三晶体管（M2a）、第四晶体管（M2b）的漏极；

所述第七晶体管（M4a）、第八晶体管（M4b）的漏极分别接至第五晶体管（M3a）、第六晶体管（M3b）的漏极，所述第七晶体管（M4a）、第八晶体管（M4b）的源极和栅极之间分别接第一P型辅助放大器（Ap1）、第二P型辅助放大器（Ap2）；

所述第五晶体管（M3a）、第六晶体管（M3b）的源极分别接至第三晶体管（M2a）、第四晶体管（M2b）的漏极，所述第五晶体管（M3a）、第六晶体管（M3b）的源极和栅极之间分别接第一N型辅助放大器（An1）、第二N型辅助放大器（An2）；

所述第三晶体管（M2a）、第四晶体管（M2b）的源极连接接地端GND，所述第三晶体管（M2a）、第四晶体管（M2b）的栅极接共模反馈电压Vcmfb。

8.如权利要求4或7所述小信号处理低开销运算放大器，其特征在于：所述第二级放大模块（202）包括电源端VDD、接地端GND、第二偏置电压端Vb2，第十二晶体管（M7a）、第十三晶体管（M7b）、第十四晶体管（M8a）和第十五晶体管（M8b）；

所述第十二晶体管（M7a）、第十三晶体管（M7b）的源极接电源端VDD，且其栅极分别接至第一级放大模块（201）的负输出端Von1与正输出端Vop1，所述第十二晶体管（M7a）、第十三晶体管（M7b）的漏极分别接至第十四晶体管（M8a）、第十五晶体管（M8b）的漏极；

所述第十四晶体管（M8a）和第十五晶体管（M8b）的栅极连接在一起并接至第二偏置电压端Vb2，且其源极接至接地端GND；

所述第十二晶体管（M7a）与第十四晶体管（M8a）的漏极连接在一起并接至第二放大模块（202）的正输出端Vop，所述第十三晶体管（M7b）与第十五晶体管（M8b）的漏极连接在一起并接至第二放大模块（202）的负输出端Von。

9.如权利要求7所述小信号处理低开销运算放大器，其特征在于：所述第三晶体管（M2a）、第四晶体管（M2b）、第五晶体管（M3a）、第六晶体管（M3b）为NMOS管，第一晶体管（M1a）、第二晶体管（M1b）、第七晶体管（M4a）、第八晶体管（M4b）、第十晶体管（M5a）、第十一晶体管（M5b）、第九晶体管（M6）为PMOS管；

所述第九晶体管（M6）为尾电流源晶体管，所述第一晶体管（M1a）与第二晶体管（M1b）、第三晶体管（M2a）与第四晶体管（M2b）、第五晶体管（M3a）与第六晶体管（M3b）、第七晶体管（M4a）与第八晶体管（M4b）、第十晶体管（M5a）与第十一晶体管（M5b）间为差分匹配的晶体管。

10.如权利要求8所述小信号处理低开销运算放大器，其特征在于：

所述第十二晶体管（M7a）、第十三晶体管（M7b）为PMOS管，所述第十四晶体管（M8a）、第十五晶体管（M8b）为NMOS管；

所述第十二晶体管（M7a）与第十三晶体管（M7b）、第十四晶体管（M8a）与第十五晶体管（M8b）间为差分匹配的晶体管。

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