KR20010014373A - 고속도 및 고이득 연산 증폭회로 - Google Patents

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Abstract

본 발명은, 예컨대 고성능 스위치드-커패시터 아날로그 회로에서 사용하기 위한 고속도 및 고이득 연산 증폭회로들의 설계에 관한 것이다. 속도에 영향을 주지않고 이득을 증가시키는 것은, N-형 트랜지스터들(M8, M9)에 대한 단일 캐시코드와 P-형 트랜지스터들(M4, M5와 M10, M11)에 대한 이중 캐시코드를 갖는 일-단 동작 전달 컨덕턴스 증폭회로를 설계함으로써 얻어질 수 있다. 본 발명은 또한 연속시간의 공통-모드 피드백을 포함한다. 본 발명에 대해 이러한 설계를 하면, 큰 위상 마진을 가지고 고속도 및 고이득을 유지할 수 있어 안정성을 보장한다.

Description

고속도 및 고이득 연산 증폭회로{A HIGH SPEED AND HIGH GAIN OPERATIONAL AMPLIFIER}
연산 증폭회로들은 대부분의 전압-모드 아날로그 회로의 중심이다. 일반적으로 이들이 스위치드-커패시터(SC) 회로의 연산 속도와 정밀도를 설명한다. 이들은 또한 SC 회로의 전력 대부분을 소비한다. 고성능 아날로그ㆍ디지털(A/D) 컨버터는 일반적으로 SC 회로 기술을 이용한다. 따라서, 연산 증폭회로들의 성능이 A/D 컨버터들의 성능을 결정한다.
SC 회로에 있어서 부하는 완전히 용량성(capacitive)이다. 일반적으로 일-단 동작 전달 컨덕턴스 증폭회로(single stage operational transconductance amplifiers)(OTAs)는 다-단(multi-stage) 연산 증폭회로에 바람직하다. OTAs에서 용량성 부하는, 높은 단위-이득 대역폭을 만드는 하나의 주극(dominant pole)을 생성하는데 이용된다. DC 이득은 대개 적당하지만 캐시코딩함으로써 개선될 수 있다. 다단 연산 증폭회로에 있어서, 내부 밀러(miller) 커패시터와 때로는 저항들이 분극(split pole)에 이용되고 위상 지연(phase lag)을 보상하기 위해 제로값들을 사용하여, 주파수 응답이 상기 부하에 독립적일 수가 있다. 그러나, 더 많은 단을 캐스캐이딩(cascading)함으로써 DC 이득이 더 높다 하더라도, 단위-이득 대역폭은 일반적으로 일-단 OTAs 보다 낮다. 고속도의 A/D 컨버터에 있어서, 일반적으로 일-단 구조들은 단-극을 설치할 수 있고 매우 넓은 대역폭을 갖는다는 점에서 바람직하다. 그러나, 이득은 일반적으로 높은 정밀도의 A/D 컨버터에 충분하지가 않다.
예컨대 미국특허 US-A-4 749 956에는 MOS 적분회로에 대한 완전-차동 연산 증폭회로가 공개되어 있는 바, 여기서 연산 증폭회로는 P-브랜치의 캐시코드 트랜지스터 한 쌍과 N-브랜치의 캐시코드 트랜지스터 한 쌍을 가지는데, 이는 상기 특허의 도 5를 살펴보면 알 수 있다.
본 발명은, 고성능 스위치드-커패시터(switched-capacitor) 아날로그 회로, 예컨대 아날로그ㆍ디지털 변환기(analog-to-digital converter)에 사용하기 위한 고속도 및 고이득 연산 증폭회로의 설계에 관한 것이다. 연산 증폭회로들은 아날로그 회로의 가장 중요한 빌딩 블록(building block)들이다. 광대역 무선 시스템의 고성능 아날로그ㆍ디지털 변환기에 있어서 연산 증폭회로들은 속도와 정밀도에 대해 제한을 한다.
도 1은 본 발명의 동작 전달 컨덕턴스 증폭회로(OTA)의 개요도.
도 2는 본 실시예에 따른 공통-모드 피드백의 개요도.
도 3은 본 발명에 따른 OTA의 시뮬레이션된 주파수 응답을 나타내는 도면.
본 발명의 목적은 속도에 영향을 주지않고 이득을 증가시키는 것이며, 이는 고성능 스위치드-커패시터 아날로그 회로, 예컨대 고성능 아날로그ㆍ디지털 컨버터에 사용하기 위한 고속도 및 고이득 연산 증폭회로를 설계함으로써 얻어질 수 있다. 본 발명된 연산 증폭회로는, N-형 트랜지스터에 대한 하나의 캐시코드와 P-형 트랜지스터에 대한 두 개의 캐시코드를 갖는 일-단 동작 전달 컨덕턴스 증폭회로 형태이다. 상기 특허에 있어서는 N- 및 P-브랜치의 단일-캐시코드가 있어야 한다. 본 발명은 또한 연속-시간(continuous-time) 공통-모드(common-mode) 피드백을 포함한다. 이러한 본 발명 설계를 이용하여, 큰 위상 마진으로 고속도 및 고이득을 유지하여 안정성을 보장할 수가 있다.
도 1에 도시되어 있는 연산 증폭회로는 폴디드-캐시코드(folded-cascode) OTA이다. 통상적인 OTAs와는 달리, P-브랜치에 2중 캐시코드를 사용하여 많은 속도 패널티(penalty) 없이 이득을 증가시킨다.
트랜지스터(M0과 M1)는 입력 장치이고, 트랜지스터(M12)는 상기 트랜지스터들의 바이어스 전류를 제공한다. 입력 신호(Vin+와 Vin-)는 각각 트랜지스터(M0과 M1)의 게이트에 인가된다. 트랜지스터(M2과 M3)는 P-브랜치에 대한 바이어스 트랜지스터들이다. 트랜지스터(M4와 M5)는 P-브랜치의 제1 캐시코드 트랜지스터 쌍이고, 트랜지스터(M10와 M11)는 P-브랜지의 제2 캐시코드 트랜지스터 쌍이다. 트랜지스터(M6와 M7)는 N-브랜치의 바이어스 트랜지스터인 동시에, 이들은 공통-모드 피드백 회로에서 발생된 신호(CMFB)를 통해 공통-모드 성분을 제어하는 수단을 제공한다. 트랜지스터(M8과 M9)는 N-브랜치의 캐시코드 트랜지스터 쌍이다. Vout+과 Vout-은 완전 차동 출력이다. Vbias0은 트랜지스터(M12)에 대한, Vbias1은 트랜지스터(M8과 M9)에 대한, Vbias2는 트랜지스터(M10과 M11)에 대한, Vbias3은 트랜지스터(M4와 M5)에, 그리고 Vbias4는 트랜지스터(M2와 M3)에 대한 각각의 바이어스 전압이다. AVCC와 AVSS는 보통 각각 5V와 0V 값을 갖는 공급 전압이다.
도 1에 도시되어 있는 본 발명의 연산 증폭회로는 일-단 OTA-형 연산 증폭회로이며, 그 단위-이득 대역폭은 다음과 같다:,
여기서, gmin은 입력 트랜지스터들(M0과 M1)의 트랜스컨덕턴스이고, CL은 OTA의 부하 용량이다.
캐시코드 트랜지스터의 소스에서 형성된 기생극(parasitic pole)의 빈도가 주극 빈도보다 매우 크다고 가정하면, 단-극 정착이 발생한다. 단위-이득 버퍼 구성에서의 정착 에러는, 1974년 12월에 출판된 IEEE J. Solid-State Circuits vol. SC-9.의 B. Kamth와, R. Meyer, 그리고 P. Gray의 책자 "Relationship between frequency response and settling time of operational amplifiers" pp. 347-352에 의해 다음과 같이 주어진다:,
여기서, ADC는 연산 증폭회로의 DC 이득이다. 12-비트의 정밀도가 필요하다고 하자. 연산 증폭회로는 12-비트의 정밀도를 갖는 반 클럭 표본화 주기내에서 정착할 필요가 있고 그 관계는 다음과 같이 된다:이고 따라서:이다.
여기서 T는 표본화 주기이고 fsample은 표본화 주파수이다. 단위 이득 대역폭은, 12-비트의 정착 정밀도를 보장하기 위해서 표본 빈도보다 3배 더 커야한다.
상이한 클럭 위상동안 기생극들과 각기 다른 환경을 고려하면, 단위-이득 대역폭은 표본화 주파수보다 적어도 6배 더 클 필요가 있다. 표본화 주파수가 50Mhz 라고 가정하면, 단위-이득 대역폭은 300Mhz 이상이 되어야 한다.
부하용량이 작을수록 단위-이득 대역폭은 더 커질 것이다. 그러나, 작은 부하용량을 사용하는 것에 있어 두 가지의 역효과가 존재한다. 열잡음 전력과 그 밖의 잡음전력이 표본화 용량에 반비례한다는 것이다. 또한, 비-주극들이 부하용량에 반비례하는 주극으로부터 아주 멀리 분리된다면, 비주극이 위상 마진을 감소시킬 수 있다는 것이다. 따라서 부하용량을 2∼4 ㎊으로 선택한다. 이러한 큰 표본화 용량을 갖는 상태에서, 피크 입력신호가 0.5V보다 크다면 열잡음은 다이내믹 레인지(dynamic range)를 12비트로 제한하지 않는다.
일반적으로, 위상 마진은 SC 응용에 있어서 45도(deg) 보다 커야 한다. 이렇게 큰 부하용량을 갖는다면, 위상 마진은 보장하기에 용이하다.
정밀도는 직접적으로 OTA의 DC 이득 및 그 용량 환경과 관계된다. 12-비트의 정밀도가 필요하다고 가정하면, DC 이득의 어림값은 다음과 같다:.
설계 마진을 고려하면, DC 이득은 78 + 3 = 81 dB 보다 더 커야 한다. 이러한 고이득을 얻기 위해서는, 캐시코드 기술을 이용할 필요가 있다. PMOS 트랜지스터의 이득과 출력 저항이 NMOS의 이득과 출력 저항보다 매우 작기 때문에, 도 1에 도시한 바와 같이 상부 브랜치에는 이중 캐시코드가 사용된다. DC 이득은 다음과 같다:
,
여기서 ro6과 ro2는 각각, 트랜지스터들(M6과 M2)의 출력 저항이고, AM8, AM4, 그리고 AM10은 각각, 트랜지스터들(M8, M4, 그리고 M10)의 이득이다. 그 단점은 제한된 출력 전압 범위이다. 그러나, 이는 표본화로 인한 왜곡을 줄이기 위해 전압 스윙을 줄이는데 이익이 된다. 특정 유효한 CMOS 공정에서 PMOS 트랜지스터에서보다 NMOS 트랜지스터에서의 이동도가 4배 이상 크기 때문에, NMOS 스위치의 스위치-온 저항을 줄이기위해 가능한 공통-모드 전압을 설계하는 것이 좋다. 공통-모드 전압은 2V로 설정한다. 출력전압은 성능저하없이 +/- 1.2V 이상 스윙할 수 있다.
도 2에 도시되어 있는 것은 공통-모드 피드백 회로이다. 트랜지스터들(M35와 M36)은 상기 공통-모드 피드백 회로의 입력 장치이며, 이들의 게이트는 입력 전압(Vin+과 Vin-)에 각각 연결되는데, 이들 입력 전압은 도 1의 연산 증폭회로의 완전-차동 출력(Vout+와 Vout-)이다. 트랜지스터(M33과 M34)는 입력 장치(M35와 M36)에 바이어스 전류를 공급한다. 저항(137과 138)은, 트랜지스터(M66)의 게이트에서 완전 차동 입력 전압에 공통-모드 전압을 발생시키는데 사용된다. 주목할 만한 것은, 공통-모드 전압이 트랜지스터(M35와 M36)의 게이트-소스 전압으로 인해 레벨 시프트(level shift) 된다는 것이다. 공통-모드 입력 전압(Vcm)은, 트랜지스터(M39)를 거쳐 트랜지스터(M67)의 게이트에 인가되고 트랜지스터(M39)의 게이트-소스 전압에 의해 레벨 시프트된다. 트랜지스터(M40)는 트랜지스터(M39)에 바이어스 전류를 공급한다. 차동쌍(M66과 M67)에 인가된 전압들, 즉 완전 차동 신호의 레벨-시프트된 공통-모드 전압과 레벨-시프트된 공통-모드 입력전압 간의 차이는, 도 1의 연산 증폭회로에서 사용된 공통-모드 제어 신호(CMFB)를 발생시키는데 사용된다. 트랜지스트(M68과 M69)는 차동 트랜지스터 쌍(M66과 M67)에 대해 부하이며, 또한 트랜지스터(M69)의 전류는 신호(CMFB)를 매개로하여 도 1의 연산 증폭회로의 공통-모드 전압을 조정하는데 사용된다. 트랜지스터(M64)는 차동쌍(M66과 M67)의 바이어스 트랜지스터이며, 트랜지스터(M65)는 트랜지스터(M64)의 캐시코드 트랜지스터이다. Vbias0은 트랜지스터(M33, M34, 그리고 M40)에 대해, Vbias3는 트랜지스터(M65)에 대해, 그리고 Vbias4는 트랜지스터(M64)에 대한 각각의 바이어스 전압이다. AVCC와 AVSS는 각각 5와 0V 값을 갖는 공급전압이다.
성능을 확인하기 위해, CADENCE 플랫폼(platform)내에서 SPICE 시뮬레이션을 실행한다. DC 동작점의 최적화는 공정 변화에 덜 민감한 회로를 제작하는 것이 우선시된다. 상기의 최적화는, 임계전압과 트랜지스터 치수에 상당한 변화가 있을 때조차도, 모든 트랜지스터들을 포화영역(saturation region)임을 보장하기에 충분한 소스-드레인 전압이 존재하는 방식으로 실행된다. 시뮬레이션 결과는 도 3에 도시되어 있으며, 여기에는 진폭과 위상 두 가지가 도시되어 있다.
회로의 견고성을 검사하기 위해, 바이어스 전류를 20%까지 변화를 주고 입력 및 출력 공통-모드 전압 두 가지를 1.8V에서 2V까지 변화를 준다. 이러한 모든 변화하에서는 도 3에 도시되어 있는 바와 같이, DC 전압은 83dB 보다 크고, 단위 이득 대역폭은 400Mhz 보다 크며, 그리고 위상 마진은 4-pF 용량으로 거의 60도 정도이다. OTA의 성능은 표 1에 요약되어 있다.
상기 설명이 다수의 세부사항 및 특이사항을 포함하고 있지만, 이들은 단지 본 발명을 설명하는 것이며 제한하는 것으로 해석되지는 않는다는 것을 알아두어야 한다. 첨부된 특허청구범위 및 이들의 법적인 상당하는 것으로 규정되어 있는 바와 같이, 본 발명의 의미와 범위로부터 벗어나지 않는 많은 변형이 가능하다는 것이 당업자들에게는 명백하다.
OTA의 성능 요약
2-pF 용량 부하 4-pF 용량 부하
소비전력@ 5V 25mW 25mW
DC 이득(dB) 85dB 85dB
단위-이득 대역폭 750MHz 420MHz
위상 마진 49deg 66deg
슬루 레이트(positive transition) 340V/us 180V/us
슬루 레이트(negative transition) 530V/us 270V/us
CMRR(matched) >100dB >100dB
PSRR(positive supply) 66dB 66dB
PSRR(negative supply) 69dB 69dB

Claims (7)

  1. 고성능 스위치드-커패시터 아날로그 회로, 예컨대 고성능 아날로그·디지털 변환기에 사용하기 위한 폴디드-캐시코드 연산 증폭회로의 구조에서 N- 및 P-브랜치용으로 비대칭 캐시코드를 사용하는 방법에 있어서, 장치들이 더 낮은 이득을 갖는 경우에 더 많은 캐시코드 장치들이 브랜치에 사용되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 캐시코드 장치가 폴디드-캐시코드 연산 증폭회로 구조의 P-브랜치에 하나 더 사용되는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 단일 캐시코드 NMOS 전류원 쌍(M6, M8과 M7, M9)에서 NMOS 전류원 쌍(M6과 M7)에 제어신호를 발생시키기 위해서, 상기 제어선호가 완전 차동 출력신호의 공통-모드 성분에 대한 정보를 포함하는 것을 특징으로 하는 방법.
  4. 폴디드-캐시코드 연산 증폭회로 구조의 N- 및 P-브랜치에 비대칭 캐시코드를 사용하기 위한 장치에 있어서, 완전 차동 입력신호는 NMOS쌍(M0과 M1)에 인가되도록 공급되는 것으로서, 상기 신호들은 이중 캐시코드 PMOS 쌍들(M4와 M5, M10과 M11)을 통과하고, 단일 캐시코드 NMOS 전류원 쌍들(M6, M8과 M7, M9)을 이용하여 상기 신호들을 종료시킴으로써 완전 차동 출력신호가 제공되는 것을 특징으로 하는 장치.
  5. 제4항에 있어서, NMOS 트랜지스터(M12)는 상기 NMOS 쌍(M0과 M1)에 바이어스 전류를 공급하는데 이용되고, PMOS 트랜지스터 쌍(M2와 M3)이 이중 캐시코드 PMOS 쌍들(M4와 M5, M10과 M11)에 바이어스 전류를 공급하는데 이용되며, 제어신호는 상기 단일 캐시코드 NMOS 전류원쌍(M6, M8과 M7, M9)의 NMOS 전류원 트랜지스터 쌍(M6과 M7)을 바이어스하는데 이용되는 것을 특징으로 하는 장치.
  6. 단일 캐시코드 NMOS 전류원 쌍(M6, M8과 M7, M9)의 NMOS 전류원 트랜지스터 쌍(M6과 M7)에 제어신호를 발생시키는 장치에 있어서, 폴디드-캐시코드 연산 증폭회로를 실현하는 장치로부터의 완전 차동신호들이 NMOS 쌍(M35와 M36)에 인가되도록 공급되고, 저항 쌍(137과 138)은 상기 NMOS 쌍(M35와 M36)에 인가된 완전 차동 신호들의 합에 비례한 신호를 발생시키는데 이용되며, 상기 신호와 NMOS 트랜지스터(M39)에 의해 레벨 시프트되는 공통-모드 레퍼런스 신호(Vcm)가 PMOS 쌍(M66과 M67)에 인가되며, NMOS 트랜지스터들(M68과 M69)에 연결된 두 개의 다이오드가 상기 PMOS 쌍(M66과 M67)에 대한 부하로서 제공되고, 그리고 제어신호가 NMOS 부하 트랜지스터들 중 하나(M69)의 드레인에서 발생되는 것을 특징으로 하는 장치.
  7. 제6항에 있어서, NMOS 트랜지스터 쌍(M33과 M34)이 상기 NMOS 쌍(M35와 M36)의 바이어스 전류를 위해 설치되고, NMOS 트랜지스터(M40)은 상기 NMOS 트랜지스터(M39)의 바이어스 전류를 위해 설치되며, 그리고 PMOS 트랜지스터들(M64와 M65)은 캐시코드 전류원을 형성하여 상기 PMOS 쌍(M66과 M67)의 바이어스 전류를 공급하기 위해 설치되는 것을 특징으로 하는 장치.
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