KR100780315B1

KR100780315B1 - 폴디드 캐스코드 씨모스 오피 앰프 및 이를 포함하는적응성 바이어스 전압에 응답하는 싱글 포톤 카운트형이미지 센서

Info

Publication number: KR100780315B1
Application number: KR1020060033551A
Authority: KR
Inventors: 영 허; 진승오; 전성채; 김영희; 김태호; 강형근; 박종덕
Original assignee: 한국전기연구원
Priority date: 2006-04-13
Filing date: 2006-04-13
Publication date: 2007-11-28
Also published as: KR20070101991A

Abstract

본 발명은 전압 이득이 높은 폴디드 캐스코드 CMOS OP 앰프를 포함하고 적응성 바이어스 전압에 응답하는 싱글 포톤 카운트형 이미지 센서에 관하여 개시된다.

싱글 포톤 카운트형 이미지 센서는, X-선에 노출된 시간 동안 차아지를 축적하는 X-선 검출부, X-선 검출부의 다른 일단과 연결되는 범프 본딩 패드, 공정과 온도에 따라 바이어스 전압이 변하는 적응성 바이어스 전압에 응답하여 범프 본딩 패드를 통해 입력되는 입력 전압과 기준 전압을 비교하여 출력 전압을 발생하는 증폭기, 증폭기의 출력 전압을 임계 전압과 비교하는 비교기, 그리고 비교기의 출력 전압에 응답하여 디지털 코드를 발생하는 카운터를 포함한다.

X-선, 폴디드 캐스코드 CMOS OP 앰프, 싱글 포톤 카운트형 이미지 센서, 적응성 바이어스 전압

Description

폴디드 캐스코드 씨모스 오피 앰프 및 이를 포함하는 적응성 바이어스 전압에 응답하는 싱글 포톤 카운트형 이미지 센서{Folded cascode CMOS OP amplifier and single photon counting image sensor in response to adaptive bias voltage}

도 1은 X-선을 통과한 피사체 정보를 감지하여 전기적인 신호로 변환하는 X-선 이미지 센서를 설명하는 도면이다.

도 2는 의료용 X-선 이미지 센서의 종류를 설명하는 도면이다.

도 3은 싱글 포톤 카운트형 디지털 X-선 이미지 센서가 장착되는 구조를 설명하는 도면이다.

도 4는 싱글 포톤 카운트형 X-선 이미지 센서를 설명하는 도면이다.

도 5는 트랜스임피던스 증폭기를 설명하는 도면이다.

도 6은 차아지-센서티브 증폭기를 설명하는 도면이다.

도 7은 피모스 트랜지스터 저항을 이용한 증폭기를 설명하는 도면이다.

도 8은 실바코 툴을 사용하여, 도 7의 포토 다이오드에 인가되는 VHH 전압에 따른 단위 면적당 디플리션 커패시턴스를 모델링한 결과이다.

도 9는 싱글 브랜치 폴디드 캐스코드 OP 앰프를 설명하는 도면이다.

도 10은 도 9의 싱글 브랜치 폴디드 캐스코드 OP 앰프를 사용하여 시뮬레이션한 결과를 나타내는 도면이다.

도 11은 본 발명의 제1 실시예에 따른 폴디드 캐스코드 CMOS OP 앰프를 설명하는 도면이다.

도 12는 도 11의 바이어스 전압들을 발생하는 바이어스 전압 발생 회로를 설명하는 도면이다.

도 13은 도 11의 OP 앰프를 시뮬레이션한 결과를 나타내는 도면이다.

도 14는 도 7의 증폭기를 이용한 싱글 포톤 카운트형 이미지 센서의 시뮬레이션한 결과를 나타내는 도면이다.

도 15는 도 11의 기준 전압 및 임계 전압을 발생하는 기준 전압 발생 회로를 설명하는 도면이다.

도 16은 본 발명의 제2 실시예에 따른 적응성 바이어스 전압을 인가한 증폭기를 설명하는 도면이다.

도 17은 도 16의 적응성 바이어스 전압을 발생하는 적응성 바이어스 전압 발생 회로를 설명하는 도면이다.

본 발명은 X-이미지 센서에 관한 것으로, 특히 전압 이득이 높은 폴디드 캐스코드 CMOS OP 앰프를 포함하고 적응성 바이어스 전압에 응답하는 싱글 포톤 카운트형 이미지 센서에 관한 것이다.

X-선 이미지 센서는 도 1에서와 같이 X-선을 통과한 피사체 정보를 감지하여 전기적인 신호로 변환하는 장치이다. 디지털 X-ray 이미지 센서는, 도 2에 도시된 바와 같이, 크게 X-선에 의해 발생된 전자-정공쌍(EHP: Electron-Hole pair)을 주어진 노출 시간(expose time) 동안 축적하여 영상화하는 전하 축적 방식(Integration mode)과, 입사되는 포톤(photon)의 수를 계수하여 영상화하는 포톤 카운팅 방식(Photon Counting mode)으로 나뉘어 진다.

전하 축적 방식은 직접 방식(Direct type)과 간접 방식(Indirect type)으로 나뉠 수 있다. 직접 방식은, X-선을 중간 매개체 없이 검출기와 직접적으로 반응하여 전자-정공쌍의 전기적 신호를 발생하는 방식이다. 간접 방식은, 입사된 X-선을 신틸레이터(scintillator)를 통해 가시광선 영역의 빛으로 변환 후 가시광선을 받아들일 수 있는 센서를 이용하여 전기적 신호로 변환하는 방식이다. 간접 방식은 X-선을 가시광선으로 변환하는 과정에서 신호의 손실(signal damage)이 발생하며, 이러한 가시광선을 다시 검출함에 있어서 이미지 손실(image damage)이 생긴다. 반면에, 직접 방식은 간접 방식처럼 신호 손실이 없으므로 간접 방식보다 이미지 질(image quality)이 뛰어나다고 볼 수 있다.

싱글 포톤 카운트형 디지털 X-선 이미지 센서(single photon counting digital X-ray image sensor)는 주어진 시간 동안 입사되는 포톤을 계수하여 영상화하는 장치이다. 싱글 포톤 카운트형 디지털 X-선 이미지 센서(300)는, 도 3에서와 같이, 플립 칩 본딩(320)을 통하여 X-선 검출부(310)와 CMOS 독출 칩(CMOS Readout Chip, 330)이 연결되는 하이브리드 형태로 구성된다. 싱글 포톤 카운트형 디지털 X-선 이미지 센서(300)는 플립 칩 본딩(320) 없이 X-선 검출부(310)를 CMOS 독출 칩(CMOS Readout Chip, 330)에 연결할 수도 있다.

전하 축적 방식은, X-선에 노출된 시간 동안 차아지를 축적할 때, 차아지 뿐 아니라 포토 다이오드의 정션 누설 전류 노이즈(junction leakage current noise), 표면 노이즈(surface noise) 등과 같은 노이즈 성분도 축적되어 전기적인 신호로 바꾸어 주기 때문에, 영상의 질이 떨어진다. 포톤 카운팅 방식에서는, 전하 축적 모드와 같이 노이즈를 포함한 차아지가 축적되지만 비교기(comparator)에서 임계값(threshold)보다 낮은 에너지는 카운팅하지 않기 때문에, SNR(Signal to noise ratio)이 향상되므로 전하 축적 방식 보다 영상의 질이 우수하다. 이에 따라, 싱글 포톤 카운팅 방식이 전하 축적 방식의 이미지 센서에 비하여 상대적으로 적은 방사선량(피폭량)으로도 양질의 영상을 얻을 수 있으므로, 사용자의 방사선 피폭에 대한 두려움을 줄일 수 있다.

도 4는 싱글 포톤 카운트형 X-선 이미지 센서를 설명하는 도면이다. 도 4를 참조하면, 싱글 포톤 카운트형 X-선 이미지 센서(400)는 범프 본딩 패드(420)을 통하여 X-선 검출부(410)와 CMOS 독출 칩용 픽셀(430)이 연결된다. X-선 검출부(410)와 CMOS 독출 칩용 픽셀(430)은 어레이 형태로 구성될 수 있다.

도 4에서, 싱클 포톤 카운트형 X-선 이미지 센서(400)는 X-선 검출부(410), 범프 본딩 패드(420), 그리고 픽셀(430)로 구성된다. X-선 검출부(410)와 픽셀(430)은 어레이 형태로 구성될 수 있다. X-선 검출부(410)의 한쪽 노드는 바이어스 전압인 VHH 전압에 연결되고, 나머지 한쪽 노드는 범프 본딩패드(420)에 연결된다. X-선 검출부(410)로 포톤이 들어오면 그 에너지에 상응하는 전자- 정공쌍(EHP)가 발생된다. 정공은 범프 본딩 패드(420)를 통해 픽셀(430)로 입력된다.

각 픽셀(430)은 증폭기(432), 비교부(434), 그리고 카운터(436)로 구성된다. 증폭기(432)는 고유의 SNR(signal-to-noise ratio)의 손실 없이 X-선 검출부(410)으로부터의 신호를 추출한다. 증폭기(432)는 가능한 한 X-선 검출부(410) 가까이에 배치된다. 증폭기(432)의 입력 회로는 X-선 검출부(410)의 특성에 맞게 설계된다. 증폭기(432)는 크게 트랜스임피던스 증폭기(transimpedance preamplifier)와 차아지-센서티브 증폭기(charge-sensitive preamplifier)로 나뉘어진다.

도 5는 트랜스임피던스 증폭기를 설명하는 도면이다. 도 5를 참조하면, 트랜스임피던스 증폭기(500)는 증폭기(510)와 전류를 전압으로 변환시키는 저항(520)으로 구성된다. 트랜스임피던스 증폭기(500)는 오픈 루프 이득(open loop gain)이 매우 높기 때문에, 부 궤환(negative feedback) 저항(520)에 의해 VIN 입력 전압은 VB 전압과 같다. 트랜스임피던스 증폭기(500)의 입력 전류는 0 이기 때문에, 다이오드 전류(Idiode)는 부궤환 저항(520)을 통하여 출력부에서 입력부로 흐른다. Vout 출력 전압은 VIN 입력 전압에 Idiodeㅧ Rf의 합으로 나타난다. 부궤환 저항(520)에 의해 Idiode 전류가 출력 신호 전압 Idiodeㅧ Rf로 변환된다. 이에 따라, 트랜스임피던스 증폭기(500)는 전류-전압 변환부라고도 불린다. 트랜스임피던스 증폭기(500)는 연속적으로 전류를 전압으로 바꾸어주고, Rf 저항을 가변시켜 이득을 조절할 수 있다.

도 6은 차아지-센서티브 증폭기를 설명하는 도면이다. 도 6을 참조하면, X- 선이 포토 다이오드(601)를 때리면, 포토 다이오드(601)의 디플리션 영역 내부에선 전자-전공쌍(EHP: Electron-Hole Pair)이 발생되고, 입자 에너지에 따라 전자 차아지 펄스(electron charge pulse, Qs)가 캐소드 노드에 생성된다. OP 앰프(603)의 오픈 루프 이득(open loop gain)이 크므로, VIN 노드 전압은 가상 접지(virtual ground) 개념에 의해 OP 앰프(603)의 정 입력(+) 전압인 접지 전압과 같다. 그리고 Rf=∞인 경우 OP 앰프(603)의 부 입력(-) 노드로의 입력 전류가 0이므로, 전자 차아지 펄스에 의한 포토 다이오드(601) 전류는 피이드백 커패시터 Cf로 흘러서 Cf에 축적(integration)되어, 출력 Vout 노드에는 -Qs/Cf의 신호 전압이 나타난다.

즉, 전자 차아지 펄스(Qs)는 피이드백 커패시터(Cf)에 축적되고, 출력 Vout는 -Qs/Cf에 비례하는 전압 펄스로 나타나게 된다. 피이드백 저항 Rf는 피이드백 커패시터 Cf와 병렬로 연결되어 있어서, 출력 Vout는 τ=CfㆍRf 의 시상수를 가지고 정 입력 전압인 접지 전압 레벨로 천천히 방전(discharging)하게 된다.

일반적으로, t0<<τ인 짧은 펄스일 때 가 된다. 반도체 검출기에서 얻는 차아지 Qs의 크기는 X-선의 파티클 에너지(particle energy)에 의해 결정된다. 여기서 [coulomb] 가 된다. E는 particle energy[MeV]이고, e-는 Elementary charge 1.6ㅧ 10-19[coulomb] 이며, ε은 electron/hole pair를 만드는데 요구되어지는 에너지이다.

CMOS 공정을 이용한 독출(Readout) IC 회로를 설계하면, 저항 Rf는 레이아웃시 기생 커패시턴스(parasitic capacitance)가 존재하여 신호 전압인 △V가 떨어지고, 저항이 차지하는 면적이 큰 단점이 있다. 이에 따라, ROIC 설계에서는 도 7에 서 보는 바와 같이, 피모스 트랜지스터를 이용하여 저항을 구현한다.

도 7을 참조하면, X-선에 의해 포토 다이오드(701)의 디플리션 영역 안에서 발생하는 홀 차아지 펄스(hole charge pulse)가 OP 앰프(730)의 입력으로 들어온다. OP 앰프(703)는, 홀 차아지 펄스를 축적하기 위하여 차아지 센서티브 증폭기(charge sensitive amplifier)를 사용한다. 차아지 센서티브 증폭기의 동작을 알아보기 위해, 먼저 이상적인 OP 앰프를 이용하여 프리앰플리파이어(preamplifier)를 설계한다. 정 전원 전압(Positive power supply voltage)인 VDD와 부 전원 전압(negative power supply voltage)인 VEE의 듀얼 전원 전압(dual power supply voltage)를 사용한 경우에 OP 앰프의 정 입력 노드는 접지 전압(VSS)에 연결하였으나, 최근에는 싱글 전원 전압(single power supply voltage)인 VDD 하나만 사용하므로 회로 동작을 위하여 OP 앰프의 정 입력 노드는 바이어스 전압인 VB에 연결한다.

예를 들어, 치과에서 사용되는 60KeV의 입자 에너지인 경우 신호 차아지(sigmal charge) Qs는 2.652fC이 된다. 이때 들어오는 홀(hole)은 이다. 이러한 홀 신호 차아지(hole signal charge)를 회로 시뮬레이션하기 위해, VIN 노드에 펄스 너비(pulse width(t))가 3.84ns 이고 전류(I)가 690nA인 전류원을 연결하여 모델링(modeling) 한다.

도 8은 실바코 툴(Silvaco Tool)을 사용하여 도 7의 포토 다이오드(701)에 인가되는 VHH 전압에 따른 단위 단면적당 디플리션 커패시턴스(Depletion Capacitance)를 모델링한 결과이다. 도 8을 참조하면, 100V의 VHH에 대해 0.1pF이 다.

도 9는 싱글 브랜치 폴디드 캐스코드 OP 앰프(Single Branch Folded Cascode OP Amp, 703)를 설명하는 도면이다. 도 9를 참조하면, VIN 전압은 MP3 트랜지스터의 게이트에 연결되고, VB 전압은 1/2 VDD 전압인 1.25V에 연결된다. MP1 및 MP2 트랜지스터들, 그리고 MN1 및 MN2 트랜지스터들은 각각 전류 미러(current mirror) 회로를 구성하고, MP2 트랜지스터에 Ib의 전류가 흐르고 MN2 트랜지스터에 Ia의 전류가 흐른다. MN2 트랜지스터에 흐르는 Ia는 Ib 전류의 두배가 되도 설계된다.

도 10은 도 9의 싱글 브랜치 폴디드 캐스코드 OP 앰프를 사용하여 시뮬레이션한 결과를 나타내는 도면이다. 도 10을 참조하면, △V=45.1mV로 계산치인 보다 61.1mV 낮게 나타난다. 이는 홀 차아지가 피이드백 커패시터에 모두 축적되기 전에 피이드백 저항 Rf에 의해 VOUT 노드의 일부 차아지들이 방전되기 때문이다. 그리고 싱글 브랜치 폴디드 캐스코드 OP 앰프의 전압 이득이 낮기 때문이다.

본 발명의 목적은 전압 이득이 높은 폴디드 캐스코드 CMOS OP 앰프를 제공하는 데 있다.

본 발명의 다른 목적은 적응성 바이어스 전압에 응답하는 싱글 포톤 카운트형 이미지 센서를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 일예에 따른 폴디드 캐스코드 CMOS OP 앰프는, 전원 전압이 소스들에 연결되고, 제1 바이어스 전압이 게이트들에 각각 연결되는 제1 및 제2 피모스 트랜지스터들과, 제1 및 제2 피모스 트랜지스터들의 드레인들이 소스들에 각각 연결되고 제2 바이어스 전압이 게이트들에 각각 연결되는 제3 및 제4 피모스 트랜지스터들과, 제1 피모스 트랜지스터의 드레인이 드레인에 연결되고 입력 전압이 게이트에 연결되는 제1 엔모스 트랜지스터와, 제2 피모스 트랜지스터의 드레인이 드레인에 연결되고 기준 전압이 게이트에 연결되는 제2 엔모스 트랜지스터와, 제1 및 제2 엔모스 트랜지스터들의 소스들이 드레인에 연결되고 제3 바이어스 전압이 게이트에 연결되고 접지 전압이 소스에 연결되는 제3 엔모스 트랜지스터와, 제3 및 제4 피모스 트랜지스터들의 드레인들이 드레인들에 각각 연결되고 제4 바이어스 전압이 게이트들에 각각 연결되는 제4 및 제5 엔모스 트랜지스터들과, 제4 및 제5 엔모스 트랜지스터들의 소스들이 드레인들에 각각 연결되고 제3 피모스 트랜지스터와 제4 엔모스 트랜지스터의 연결 노드가 게이트들에 각각 연결되고 접지 전압이 소스들에 연결되는 제6 및 제7 엔모스 트랜지스터들을 포함한다. 제4 피모스 트랜지스터와 제5 엔모스 트랜지스터의 연결 노드가 출력 전압이 된다.

본 발명의 실시예들에 따라, 폴디드 캐스코드 CMOS OP 앰프는 제1 내지 제4 바이어스 전압들을 발생하는 바이어스 전압 발생 회로를 더 포함할 수 있다. 바이어스 전압 발생 회로는, 전원 전압이 소스에 연결되고 게이트와 드레인이 서로 연결되는 제5 피모스 트랜지스터와, 전원 전압이 소스에 연결되고 제1 바이어스 전압이 게이트에 연결되는 제6 피모스 트랜지스터와, 제6 피모스 트랜지스터의 드레인이 소스에 연결되고 제2 바이어스 전압이 게이트에 연결되고 제1 바이어스 전압이 드레인에 연결되는 제7 피모스 트랜지스터와, 전원 전압과 제3 바이어스 전압 사이에 연결되는 전류원과, 제5 피모스 트랜지스터의 드레인이 드레인에 연결되고 제3 바이어스 전압이 게이트에 연결되고 접지 전압이 소스에 연결되는 제8 엔모스 트랜지스터와, 제1 바이어스 전압이 드레인에 연결되고, 제3 바이어스 전압이 게이트에 연결되는 제9 엔모스 트랜지스터와, 제3 바이어스 전압이 게이트와 드레인에 연결되고 접지 전압이 소스에 연결되는 제10 엔모스 트랜지스터와, 전원 전압이 소스들에 각각 연결되고 제1 바이어스 전압이 게이트들에 각각 연결되는 제8 및 제9 피모스 트랜지스터들과, 제8 및 제9 피모스 트랜지스터들의 드레인들이 소스들에 각각 연결되고 제2 바이어스 전압이 게이트들에 각각 연결되는 제10 및 제11 피모스 트랜지스터들과, 제10 피모스 트랜지스터의 드레인이 드레인에 연결되고 제4 바이어스 전압이 게이트에 연결되는 제11 엔모스 트랜지스터와, 제11 피모스 트랜지스터의 드레인이 드레인에 연결되고 제4 바이어스 전압이 게이트에 연결되고 접지 전압이 소스에 연결되는 제12 엔모스 트랜지스터와, 제11 엔모스 트랜지스터의 소스가 드레인에 연결되고 제10 피모스 트랜지스터와 제11 엔모스 트랜지스터의 연결 노드가 게이트에 연결되고 접지 전압이 소스에 연결되는 제13 엔모스 트랜지스터를 포함할 수 있다.

본 발명의 실시예들에 따라, 폴디드 캐스코드 CMOS OP 앰프는 기준 전압을 발생하는 기준 전압 발생 회로를 더 포함할 수 있다. 기준 전압 발생 회로는, 전원 전압과 접지 전압 사이에 연결된 다이오드형의 모스 트랜지스터들에 의해 분배 전압을 발생하는 전압 분배기와, 분배 전압과 접지 전압 사이에 연결되는 커패시터와, 분배 전압이 정 입력 단자에 연결되고 기준 전압이 부 입력 단자에 연결되어 기준 전압을 출력하는 전압 버퍼와, 기준 전압이 일단에 연결되는 저항과, 저항의 다른 일단이 드레인에 연결되고 전원 전압이 게이트에 연결되는 엔모스 트랜지스터와, 엔모스 트랜지스터의 소스와 접지 전압 사이에 연결되는 전류원을 포함할 수 있다.

상기 다른 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 싱글 포톤 카운트형 이미지 센서는, 바이어스 전압에 일단이 연결되고 X-선에 노출된 시간 동안 차아지를 축적하는 X-선 검출부와, X-선 검출부의 다른 일단과 연결되는 범프 본딩 패드와, 공정과 온도에 따라 바이어스 전압이 변하는 적응성 바이어스 전압에 응답하여 범프 본딩 패드를 통해 입력되는 입력 전압과 기준 전압을 비교하여 출력 전압을 발생하는 증폭기를 포함하는 픽셀을 구비한다.

본 발명의 실시예들에 따라, 픽셀은 증폭기의 출력 전압을 임계 전압과 비교하는 비교기와, 비교기의 출력 전압에 응답하여 디지털 코드를 발생하는 카운터를 더 포함할 수 있다.

본 발명의 실시예들에 따라, 증폭기는, 입력 전압이 부 입력 단자에 연결되고 기준 전압이 부 입력 단자에 연결되어 출력 전압을 발생하는 OP 앰프와, 입력 전압과 출력 전압 사이에 연결되고 적응성 바이어스 전압이 그 게이트에 연결되는 피모스 트랜지스터와, 입력 전압과 출력 전압 사이에 연결되는 커패시터를 포함할 수 있다.

본 발명의 실시예들에 따라, OP 앰프는 상기 폴디드 캐스코드 CMOS OP 앰프로 구성될 수 있다.

본 발명의 실시예들에 따라, 싱글 포톤 카운트형 이미지 센서는 적응성 바이어스 전압을 발생하는 적응성 바이어스 전압 발생 회로를 포함할 수 있다. 적응성 바이어스 전압 발생 회로는, 전원 전압이 소스에 연결되고, 게이트와 드레인이 서로 연결되는 제1 피모스 트랜지스터와, 제1 피모스 트랜지스터의 드레인이 소스에 연결되고 드레인과 게이트가 접지 전압에 연결되는 제2 피모스 트랜지스터와, 제1 피모스 트랜지스터와 제2 피모스 트랜지스터의 연결 노드와 접지 전압 사이에 연결되고, 제1 엔모스 트랜지스터로 구성되는 커패시터와, 제1 피모스 트랜지스터와 제2 피모스 트랜지스터의 연결 노드가 정 입력 단자에 연결되고 출력이 부 입력 단자에 연결되는 OP 앰프와, OP 앰프의 출력이 일단에 연결되는 저항과, 저항의 다른 일단이 소스에 연결되고 적응성 바이어스 전압이 게이트와 드레인에 연결되는 제3 피모스 트랜지스터와, 제3 피모스 트랜지스터의 드레인이 드레인에 연결되고 제1 제어 전압이 게이트에 연결되는 제2 엔모스 트랜지스터와, 제2 엔모스 트랜지스터의 소스가 드레인에 연결되고 제2 제어 전압이 게이트에 연결되고 접지 전압이 소스에 연결되는 제3 엔모스 트랜지스터를 포함할 수 있다.

따라서, 본 발명의 폴디드 캐스코드 CMOS OP 앰프 및 싱글 포톤 카운트형 이미지 센서는, 공정과 온도에 따라 변하는 적응성 바이어스 전압을 이용하여 피모스 트랜지스터의 저항값을 일정하게 유지시켜, 증폭기 출력 전압의 변화를 줄이고 높 은 전압 이득을 갖는다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 11은 본 발명의 제1 실시예에 따른 OP 앰프를 설명하는 도면이다. 도 11을 참조하면, OP 앰프(1100)는 폴디드 캐스코드 CMOS OP 앰프를 이용한 증폭기이다. OP 앰프(1100)는 전원 전압(VDD)이 소스들에 연결되고, 제1 바이어스 전압(VB1)이 게이트들에 각각 연결되는 제1 및 제2 피모스 트랜지스터들(MP1, MP2)과, 제1 및 제2 피모스 트랜지스터들(MP1, MP2)의 드레인들이 소스들에 각각 연결되고 제2 바이어스 전압(VB2)이 게이트들에 각각 연결되는 제3 및 제4 피모스 트랜지스터들을 포함한다.

그리고, OP 앰프(1100)는 제1 피모스 트랜지스터(MP1)의 드레인이 드레인에 연결되고 입력 전압(Vin)이 게이트에 연결되는 제1 엔모스 트랜지스터(MN1)와, 제2 피모스 트랜지스터(MP2)의 드레인이 드레인에 연결되고 기준 전압(VB)이 게이트에 연결되는 제2 엔모스 트랜지스터(MN2)와, 제1 및 제2 엔모스 트랜지스터들(MN1, Mn2)의 소스들이 드레인에 연결되고 제3 바이어스 전압(VB3)이 게이트에 연결되고 접지 전압(VSS)이 소스에 연결되는 제3 엔모스 트랜지스터(MN3)와, 제3 및 제4 피모스 트랜지스터들(MP3, MP4)의 드레인들이 드레인들에 각각 연결되고 제4 바이어스 전압(VB4)이 게이트들에 각각 연결되는 제4 및 제5 엔모스 트랜지스터들(MN4, MN5)과, 그리고 제4 및 제5 엔모스 트랜지스터들(MN4, MN5)의 소스들이 드레인들에 각각 연결되고 제3 피모스 트랜지스터(MP3)와 제4 엔모스 트랜지스터(MN4)의 연결 노드가 게이트들에 각각 연결되고 접지 전압(VSS)이 소스들에 연결되는 제6 및 제7 엔모스 트랜지스터들(MP6, MP7)을 포한한다. 제4 피모스 트랜지스터(MP4)와 제5 엔모스 트랜지스터(MN5)의 연결 노드가 출력 전압(Vout)이 된다.

폴디드 캐스코드 CMOS OP 앰프는 캐스코드 구조를 사용하지만, 전원 전압(VDD)와 접지 전압(VSS) 사이에 4개의 트랜지스터들만 들어가게 하여 저전압에서 사용하기가 유리하고, 증폭단이 한 단 밖에 없어서 부하 캐패시터 CL로만 주파수 보상이 가능하므로, 별도의 주파수 보상용 캐패시터를 필요로 하지 않는 장점을 가지고 있다. 폴디드 캐스코드 CMOS OP 앰프의 소신호 출력 저항은 2-스테이지 OP 앰프 보다 훨씬 큰데, 커패시터 부하를 구동하는 경우에는 출력 저항이 크더라도 문제가 되지 않는다. NMOS 트랜지스터 MN1, MN2, MN3는 차동 증폭기 회로이며, PMOS 트랜지스터 MP3, MP4는 공통 게이트 증폭기로 동작하고, MN1-MP3 트랜지스터들과 MN2-MP4 트랜지스터들은 캐스코드 증폭기 형태로 구성되고, MN4~MN7 트랜지스터들은 캐스코드 전류 미러를 구성하여 차동증폭기에 대하여 능동 부하 소자로서 동작한다.

모든 트랜지스터들이 포화(saturation) 영역에서 동작하여 높은 차동 모드 소신호 전압 이득을 얻을 수 있고, MN4~MN7 트랜지스터들의 전류 미러 회로를 사용하므로 출력 전압 범위를 증가시킨다. 도 11의 VB1, VB2 및 VB4 바이어스 전압은 도 12의 전류 소스(currnet source) IB를 이용하여 설계한 바이어스 전압 발생 회로에서 만들어진다.

도 12를 참조하면, 바이어스 전압 발생 회로(1200)는 전원 전압(VDD)이 소스에 연결되고 게이트와 드레인이 서로 연결되는 제5 피모스 트랜지스터(MP5), 전원 전압(VDD)이 소스에 연결되고 제1 바이어스 전압(VB1)이 게이트에 연결되는 제6 피모스 트랜지스터(MP6), 제6 피모스 트랜지스터(MP6)의 드레인이 소스에 연결되고 제2 바이어스 전압(VB2)이 게이트에 연결되고 제1 바이어스 전압(VB1)이 드레인에 연결되는 제7 피모스 트랜지스터(MP7), 전원 전압과 제3 바이어스 전압(VB3) 사이에 연결되는 전류원(IB), 제5 피모스 트랜지스터(MP5)의 드레인이 드레인에 연결되고 제3 바이어스 전압(VB3)이 게이트에 연결되고 접지 전압(VSS)이 소스에 연결되는 제8 엔모스 트랜지스터(MN8), 제1 바이어스 전압(VB1)이 드레인에 연결되고 제3 바이어스 전압(VB3)이 게이트에 연결되는 제9 엔모스 트랜지스터(MN9), 그리고 제3 바이어스 전압(VB3)이 게이트와 드레인에 연결되고 접지 전압(VSS)이 소스에 연결되는 제10 엔모스 트랜지스터(MN10)를 포함한다.

그리고, 바이어스 전압 발생 회로(1200)는, 전원 전압(VDD)이 소스들에 각각 연결되고 제1 바이어스 전압(VB1)이 게이트들에 각각 연결되는 제8 및 제9 피모스 트랜지스터들(MP8, MP9), 제8 및 제9 피모스 트랜지스터들(MP8, MP9)의 드레인들이 소스들에 각각 연결되고 제2 바이어스 전압(VB2)이 게이트들에 각각 연결되는 제10 및 제11 피모스 트랜지스터들MN10, MN11), 제10 피모스 트랜지스터(MP10)의 드레인이 드레인에 연결되고 제4 바이어스 전압(VB4)이 게이트에 연결되는 제11 엔모스 트랜지스터(MN11), 제11 피모스 트랜지스터(MP11_의 드레인이 드레인에 연결되고 제4 바이어스 전압(VB4)이 게이트에 연결되고 접지 전압(VSS)이 소스에 연결되는 제12 엔모스 트랜지스터(MN12), 그리고 제11 엔모스 트랜지스터(MN11)의 소스가 드레인에 연결되고 제10 피모스 트랜지스터(MP10)와 제11 엔모스 트랜지스터(MN11)의 연결 노드가 게이트에 연결되고 접지 전압(VSS)이 소스에 연결되는 제13 엔모스 트랜지스터(MN13)를 포함한다.

도 13은 도 11의 OP 앰프(1100)를 시뮬레이션한 결과를 나타내는 도면이다. 도 13을 참조하면, △V=75.7mV로 싱글 브랜치 캐스코드 OP 앰프(도 10) 보다 30.6mV 정도 크게 나온 것을 볼 수 있다.

한편, 도 7의 증폭기 출력 노드 전압(Vpreamp)에 도 14의 시뮬레이션 결과와 같은 전압 펄스가 들어오면, 비교부(도 4)에서는 외부에서 공급되는 기준 전압인 VTHR(Threshold Voltage)와 비교하여, VTHR보다 낮으면 싱글 프로톤이 들어온 것으로 판단하여 비교부 출력 노드(Comp_out)에 해당하는 펄스를 내보낸다. 여기에서, 도 7의 증폭기(700)는 출력 노드 전압(Vpreamp)의 공통 전압인 VB를 정확하게 알 수 없어 매번 확인해야 하는 단점이 있다.

도 15는 기준 전압(VB) 및 임계 전압(VTHR)을 발생하는 기준 전압 발생 회로를 설명하는 도면이다. 기준 전압 발생 회로(1500)는, 전원 전압(VDD)과 접지 전압(VSS)사이에 연결된 다이오드 형의 모스 트랜지스터들(MP1, MP2)에 의해 분배 전압(Vref_VB)을 발생하는 전압 분배기(1510), 분배 전압(Vref_VB)과 접지 전압(VSS) 사이에 연결되는 모스 트랜지스터를 이용한 커패시터(MN1), 분배 전압(Vref_VB)이 정 입력 단자(+)에 연결되고 기준 전압(vb)이 부 입력 단자(-)에 연결되어 기준 전압(VB)을 출력하는 전압 버퍼(1520), 기준 전압(VB)과 임계 전압(VTHR) 사이에 연결되는 저항(R), 저항(R)의 다른 일단이 드레인에 연결되고 전원 전압(VDD)이 게이트에 연결되는 엔모스 트랜지스터(MN2), 그리고 엔모스 트랜지스터(MN2)의 소스와 접지 전압(VSS) 사이에 연결되는 전류원(I)을 포함한다.

기준 전압 발생 회로(1500)는 VB 전압의 기준 전압인 Vref_VB 전압을 모스 다이오드 분배기(MOS Diode Divider, 1510)를 이용하여 먼저 만들고, 분배 전압인 Vref_VB 전압을 그대로 따라가고 구동 능력이 큰 전압 버퍼(1520)를 이용하여 VB를 만들어 주게 되며, VB 전압에 저항 R과 NMOS 트랜지스터 MN2와 전류원 I가 직렬로 연결되어 VTHR의 출력 전압을 발생시킨다.

기준 전압(VTHR)은 VB-RㆍI의 출력 전압으로 발생된다. 전류원(I)은 기준 전류 발생 회로를 이용하여 설계할 수 있다. MN2 트랜지스터는 I를 만들기 위해 사용되는 NMOS 전류 미러의 채널 길이 모듈레이션(channel length modulation effect) 현상을 줄이기 위하여 추가되며, 제거하여도 동작에는 문제 없다. △V=RㆍI는 증폭기 출력 노드 전압(Vpreamp)의 떨어지는 펄스 전압에 따라 결정된다.

도 12의 바이어스 전압 발생 회로(1200) 내 전류원 IB와 도 15의 기준 전압 발생 회로(1500) 내 전류원(I)를 만들어 주기 위해서는 밴드갭 바이어스 발생 회로가 사용된다.

한편, 도 7의 증폭기(700)에서, 게이트가 접지 전압에 연결된 피모스 트랜지스터의 저항값이 공정 및 온도 변화에 따라 변하므로, 시뮬레이션 조건에 따른 증폭기 출력 노드 전압(Vpreamp)은 표 1에 도시된 바와 같이 63.7mV에서 76.8mV까지 변한다.

시뮬레이션 조건		Vpreamp(mV)
TT	-40 ℃	70.4
	25℃	70.8
	85℃	70.1
FF	-40 ℃	65.4
	25℃	64.7
	85℃	63.7
SS	-40 ℃	76.8
	25℃	74.9
	85℃	74.4
FS	-40 ℃	72.5
	25℃	71.8
	85℃	71.5
SF	-40 ℃	66.8
	25℃	66.3
	85℃	66.5

이에 따라, 피모스 트랜지스터의 게이트를 접지 전압으로 고정시키지 않고 피모스 트랜지스터의 저항값을 일정하게 유지하기 위해, 공정과 온도에 따라 바이어스 전압이 변하는 적응성 바이어스 전압(Vbias_preamp)을 발생하는 회로가 요구된다.

도 16은 본 발명의 제2 실시예에 따른 적응성 바이어스 전압을 인가한 증폭기를 설명하는 도면이다. 도 16을 참조하면, 증폭기(1600)는 입력 전압(Vin)이 부 입력 단자(-)에 연결되고 기준 전압(VB)이 정 입력 단자(+)에 연결되고 출력 전압(Vpreamp)을 발생하는 OP 앰프(1610), 입력 전압(Vin)과 출력 전압(Vpreamp) 사이에 연결되고 적응성 바이어스 전압(Vbias_Preamp)이 게이트에 연결되는 피모스 트랜지스터(1612), 그리고 입력 전압(Vin)과 출력 전압(Vpreamp) 사이에 연결되는 커패시터(1614)를 포함한다. OP 앰프(1610)는 도 11의 폴디드 캐스코드 CMOS OP 앰프(1100)로 구성될 수 있다.

도 17은 적응성 바이어스 전압 발생 회로를 설명하는 회로이다. 도 17을 참조하면, 적응성 바이어스 전압 발생 회로(1700)는, 전원 전압(VDD)이 소스에 연결되고 게이트와 드레인이 서로 연결되는 제1 피모스 트랜지스터(MP1), 제1 피모스 트랜지스터(MP1)의 드레인이 소스에 연결되고 드레인과 게이트가 접지 전압(VSS)에 연결되는 제2 피모스 트랜지스터(MP2), 제1 피모스 트랜지스터(MP1)와 제2 피모스 트랜지스터(MP2)의 연결 노드와 접지 전압(VSS) 사이에 연결되고, 제1 엔모스 트랜지스터(MN1)로 구성되는 커패시터, 제1 피모스 트랜지스터(MP1)와 제2 피모스 트랜지스터(MP2)의 연결 노드가 정 입력 단자(+)에 연결되고, 출력이 부 입력 단자(-)에 연결되는 OP 앰프(1701), OP 앰프(1701)의 출력이 일단에 연결되는 저항(R), 저항(R)의 다른 일단이 소스에 연결되고 적응성 바이어스 전압이 게이트와 드레인에 연결되는 제3 피모스 트랜지스터(MP3), 제3 피모스 트랜지스터(MP3)의 드레인이 드레인에 연결되고 제1 제어 전압(nbiasu)이 게이트에 연결되는 제2 엔모스 트랜지스터(MN2), 그리고 제2 엔모스 트랜지스터(MN2)의 소스가 드레인에 연결되고 제2 제어 전압(nbiasd)이 게이트에 연결되고 접지 전압(VSS)이 소스에 연결되는 제3 엔모스 트랜지스터(MN3)를 포함한다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 본 발명의 폴디드 캐스코드 CMOS OP 앰프를 포함하는 싱글 포톤 카운트형 이미지 센서는, 공정과 온도에 따라 변하는 적응성 바이어스 전압을 이용하여 피모스 트랜지스터의 저항값을 일정하게 유지시켜, 증폭기 출력 전압의 변화를 줄이고 높은 전압 이득을 갖는다.

Claims

전원 전압이 소스들에 연결되고, 제1 바이어스 전압이 게이트들에 각각 연결되는 제1 및 제2 피모스 트랜지스터들;

상기 제1 및 제2 피모스 트랜지스터들의 드레인들이 소스들에 각각 연결되고, 제2 바이어스 전압이 게이트들에 각각 연결되는 제3 및 제4 피모스 트랜지스터들;

상기 제1 피모스 트랜지스터의 드레인이 드레인에 연결되고, 입력 전압이 게이트에 연결되는 제1 엔모스 트랜지스터;

상기 제2 피모스 트랜지스터의 드레인이 드레인에 연결되고, 기준 전압이 게이트에 연결되는 제2 엔모스 트랜지스터;

상기 제1 및 제2 엔모스 트랜지스터들의 소스들이 드레인에 연결되고, 제3 바이어스 전압이 게이트에 연결되고, 접지 전압이 소스에 연결되는 제3 엔모스 트랜지스터;

상기 제3 및 제4 피모스 트랜지스터들의 드레인들이 드레인들에 각각 연결되고, 제4 바이어스 전압이 게이트들에 각각 연결되는 제4 및 제5 엔모스 트랜지스터들; 및

상기 제4 및 제5 엔모스 트랜지스터들의 소스들이 드레인들에 각각 연결되고, 상기 제3 피모스 트랜지스터와 상기 제4 엔모스 트랜지스터의 연결 노드가 게이트들에 각각 연결되고, 상기 접지 전압이 소스들에 연결되는 제6 및 제7 엔모스 트랜지스터들을 구비하고,

상기 제4 피모스 트랜지스터와 상기 제5 엔모스 트랜지스터의 연결 노드가 출력 전압이 되는 것을 특징으로 하는 폴디드 캐스코드 CMOS OP 앰프.
제1항에 있어서, 상기 폴디드 캐스코드 CMOS OP 앰프는

상기 제1 내지 제4 바이어스 전압들을 발생하는 바이어스 전압 발생 회로를 더 구비하고,

상기 바이어스 전압 발생 회로는

상기 전원 전압이 소스에 연결되고, 게이트와 드레인이 서로 연결되는 제5 피모스 트랜지스터;

상기 전원 전압이 소스에 연결되고, 상기 제1 바이어스 전압이 게이트에 연결되는 제6 피모스 트랜지스터;

상기 제6 피모스 트랜지스터의 드레인이 소스에 연결되고, 상기 제2 바이어스 전압이 게이트에 연결되고, 상기 제1 바이어스 전압이 드레인에 연결되는 제7 피모스 트랜지스터;

상기 전원 전압과 상기 제3 바이어스 전압 사이에 연결되는 전류원;

상기 제5 피모스 트랜지스터의 드레인이 드레인에 연결되고, 상기 제3 바이어스 전압이 게이트에 연결되고, 상기 접지 전압이 소스에 연결되는 제8 엔모스 트랜지스터;

상기 제1 바이어스 전압이 드레인에 연결되고, 상기 제3 바이어스 전압이 게이트에 연결되는 제9 엔모스 트랜지스터;

상기 제3 바이어스 전압이 게이트와 드레인에 연결되고, 상기 접지 전압이 소스에 연결되는 제10 엔모스 트랜지스터;

상기 전원 전압이 소스들에 각각 연결되고, 상기 제1 바이어스 전압이 게이트들에 각각 연결되는 제8 및 제9 피모스 트랜지스터들;

상기 제8 및 제9 피모스 트랜지스터들의 드레인들이 소스들에 각각 연결되고, 상기 제2 바이어스 전압이 게이트들에 각각 연결되는 제10 및 제11 피모스 트랜지스터들;

상기 제10 피모스 트랜지스터의 드레인이 드레인에 연결되고, 상기 제4 바이어스 전압이 게이트에 연결되는 제11 엔모스 트랜지스터;

상기 제11 피모스 트랜지스터의 드레인이 드레인에 연결되고, 상기 제4 바이어스 전압이 게이트에 연결되고, 상기 접지 전압이 소스에 연결되는 제12 엔모스 트랜지스터; 및

상기 제11 엔모스 트랜지스터의 소스가 드레인에 연결되고, 상기 제10 피모스 트랜지스터와 상기 제11 엔모스 트랜지스터의 연결 노드가 게이트에 연결되고, 상기 접지 전압이 소스에 연결되는 제13 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 폴디드 캐스코드 CMOS OP 앰프.
제1항에 있어서, 상기 폴디드 캐스코드 CMOS OP 앰프는

상기 기준 전압을 발생하는 기준 전압 발생 회로를 더 구비하고,

상기 기준 전압 발생 회로는

상기 전원 전압과 상기 접지 전압 사이에 연결된 다이오드 형의 모스 트랜지스터들에 의해 분배 전압을 발생하는 전압 분배기;

상기 분배 전압과 상기 접지 전압 사이에 연결되는 커패시터;

상기 분배 전압이 정 입력 단자에 연결되고 상기 기준 전압이 부 입력 단자에 연결되어, 상기 기준 전압을 출력하는 전압 버퍼;

상기 기준 전압이 일단에 연결되는 저항;

상기 저항의 다른 일단이 드레인에 연결되고, 상기 전원 전압이 게이트에 연결되는 엔모스 트랜지스터; 및

상기 엔모스 트랜지스터의 소스와 상기 접지 전압 사이에 연결되는 전류원을 구비하는 것을 특징으로 하는 폴디드 캐스코드 CMOS OP 앰프.
싱글 포톤 카운트형 이미지 센서에 있어서,

바이어스 전압에 일단이 연결되고, X-선에 노출된 시간 동안 차아지를 축적하는 X-선 검출부;

상기 X-선 검출부의 다른 일단과 연결되는 범프 본딩 패드; 및

공정과 온도에 따라 변하는 적응성 바이어스 전압에 응답하여, 상기 범프 본딩 패드를 통해 입력되는 입력 전압과 기준 전압을 비교하여 출력 전압을 발생하는 증폭기를 포함하는 픽셀을 구비하는 것을 특징으로 하는 싱글 포톤 카운트형 이미지 센서.
제4항에 있어서, 상기 픽셀은

상기 증폭기의 출력 전압을 임계 전압과 비교하는 비교기; 및

상기 비교기의 출력 전압에 응답하여 디지털 코드를 발생하는 카운터를 더 구비하는 것을 특징으로 하는 싱글 포톤 카운트형 이미지 센서.
제4항에 있어서, 상기 증폭기는

상기 입력 전압이 부 입력 단자에 연결되고, 상기 기준 전압이 정 입력 단자에 연결되고, 상기 출력 전압을 발생하는 OP 앰프;

상기 입력 전압과 상기 출력 전압 사이에 연결되고, 상기 적응성 바이어스 전압이 게이트에 연결되는 피모스 트랜지스터; 및

상기 입력 전압과 상기 출력 전압 사이에 연결되는 커패시터를 구비하는 것을 특징으로 하는 싱글 포톤 카운트형 이미지 센서.
제6항에 있어서, 상기 OP 앰프는

전원 전압이 소스들에 연결되고, 제1 바이어스 전압이 게이트들에 각각 연결되는 제1 및 제2 피모스 트랜지스터들;

상기 제1 및 제2 피모스 트랜지스터들의 드레인들이 소스들에 각각 연결되고, 제2 바이어스 전압이 게이트들에 각각 연결되는 제3 및 제4 피모스 트랜지스터들;

상기 제1 피모스 트랜지스터의 드레인이 드레인에 연결되고, 상기 입력 전압이 게이트에 연결되는 제1 엔모스 트랜지스터;

상기 제2 피모스 트랜지스터의 드레인이 드레인에 연결되고, 상기 기준 전압이 게이트에 연결되는 제2 엔모스 트랜지스터;

상기 제1 및 제2 엔모스 트랜지스터들의 소스들이 드레인에 연결되고, 제3 바이어스 전압이 게이트에 연결되고, 접지 전압이 소스에 연결되는 제3 엔모스 트랜지스터;

상기 제3 및 제4 피모스 트랜지스터들의 드레인들이 드레인들에 각각 연결되고, 제4 바이어스 전압이 게이트들에 각각 연결되는 제4 및 제5 엔모스 트랜지스터들; 및

상기 제4 및 제5 엔모스 트랜지스터들의 소스들이 드레인들에 각각 연결되고, 상기 제3 피모스 트랜지스터와 상기 제4 엔모스 트랜지스터의 연결 노드가 게이트들에 각각 연결되고, 상기 접지 전압이 소스들에 연결되는 제6 및 제7 엔모스 트랜지스터들을 구비하고,

상기 제4 피모스 트랜지스터와 상기 제5 엔모스 트랜지스터의 연결 노드가 출력 전압이 되는 것을 특징으로 하는 싱글 포톤 카운트형 이미지 센서.
제7항에 있어서, 상기 OP 앰프는

상기 제1 내지 제4 바이어스 전압들을 발생하는 바이어스 전압 발생 회로를 더 구비하고,

상기 바이어스 전압 발생 회로는

상기 전원 전압이 소스에 연결되고, 게이트와 드레인이 서로 연결되는 제5 피모스 트랜지스터;

상기 전원 전압이 소스에 연결되고, 상기 제1 바이어스 전압이 게이트에 연결되는 제6 피모스 트랜지스터;

상기 제6 피모스 트랜지스터의 드레인이 소스에 연결되고, 상기 제2 바이어스 전압이 그 게이트에 연결되고, 상기 제1 바이어스 전압이 드레인에 연결되는 제7 피모스 트랜지스터;

상기 전원 전압과 상기 제3 바이어스 전압 사이에 연결되는 전류원;

상기 제5 피모스 트랜지스터의 드레인이 드레인에 연결되고, 상기 제3 바이어스 전압이 게이트에 연결되고, 상기 접지 전압이 소스에 연결되는 제8 엔모스 트랜지스터;

상기 제1 바이어스 전압이 드레인에 연결되고, 상기 제3 바이어스 전압이 게이트에 연결되는 제9 엔모스 트랜지스터;

상기 제3 바이어스 전압이 게이트와 드레인에 연결되고, 상기 접지 전압이 소스에 연결되는 제10 엔모스 트랜지스터;

상기 전원 전압이 소스들에 각각 연결되고, 상기 제1 바이어스 전압이 게이트들에 각각 연결되는 제8 및 제9 피모스 트랜지스터들;

상기 제8 및 제9 피모스 트랜지스터들의 드레인들이 소스들에 각각 연결되고, 상기 제2 바이어스 전압이 게이트들에 각각 연결되는 제10 및 제11 피모스 트랜지스터들;

상기 제10 피모스 트랜지스터의 드레인이 드레인에 연결되고, 상기 제4 바이어스 전압이 게이트에 연결되는 제11 엔모스 트랜지스터;

상기 제11 피모스 트랜지스터의 드레인이 드레인에 연결되고, 상기 제4 바이어스 전압이 게이트에 연결되고, 상기 접지 전압이 소스에 연결되는 제12 엔모스 트랜지스터; 및

상기 제11 엔모스 트랜지스터의 소스가 드레인에 연결되고, 상기 제10 피모스 트랜지스터와 상기 제11 엔모스 트랜지스터의 연결 노드가 게이트에 연결되고, 상기 접지 전압이 소스에 연결되는 제13 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 싱글 포톤 카운트형 이미지 센서.
제4항에 있어서, 상기 싱글 포톤 카운트형 이미지 센서는

상기 기준 전압과 상기 임계 전압을 발생하는 기준 전압 발생 회로를 더 구비하고,

상기 기준 전압 발생 회로는

상기 전원 전압과 상기 접지 전압 사이에 연결된 다이오드 형의 모스 트랜지스터들에 의해 분배 전압을 발생하는 전압 분배기;

상기 분배 전압과 상기 접지 전압 사이에 연결되는 커패시터;

상기 분배 전압이 정 입력 단자에 연결되고 상기 기준 전압이 부 입력 단자에 연결되어, 상기 기준 전압을 출력하는 전압 버퍼;

상기 기준 전압과 상기 임계 전압 사이에 연결되는 저항;

상기 임계 전압이 드레인에 연결되고, 상기 전원 전압이 게이트에 연결되는 엔모스 트랜지스터; 및

상기 엔모스 트랜지스터의 소스와 상기 접지 전압 사이에 연결되는 전류원을 구비하는 것을 특징으로 하는 싱글 포톤 카운트형 이미지 센서.
제4항에 있어서, 상기 싱글 포톤 카운트형 이미지 센서는

상기 적응성 바이어스 전압을 발생하는 적응성 바이어스 전압 발생 회로를 더 구비하고,

상기 적응성 바이어스 전압 발생 회로는

전원 전압이 소스에 연결되고, 게이트와 드레인이 서로 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인이 소스에 연결되고, 드레인과 게이트가 접지 전압에 연결되는 제2 피모스 트랜지스터;

상기 제1 피모스 트랜지스터와 상기 제2 피모스 트랜지스터의 연결 노드와 상기 접지 전압 사이에 연결되고, 제1 엔모스 트랜지스터로 구성되는 커패시터;

상기 제1 피모스 트랜지스터와 상기 제2 피모스 트랜지스터의 연결 노드가 정 입력 단자에 연결되고, 출력이 부 입력 단자에 연결되는 OP 앰프;

상기 OP 앰프의 출력이 일단에 연결되는 저항;

상기 저항의 다른 일단이 소스에 연결되고, 상기 적응성 바이어스 전압이 게이트와 드레인에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 드레인에 연결되고, 제1 제어 전압이 게이트에 연결되는 제2 엔모스 트랜지스터; 및

상기 제2 엔모스 트랜지스터의 소스가 드레인에 연결되고, 제2 제어 전압이 게이트에 연결되고, 상기 접지 전압이 소스에 연결되는 제3 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 싱글 포톤 카운트형 이미지 센서.