CN106372269A - 一种存储单元电路的抗辐射版图设计方法 - Google Patents
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Abstract
本发明属于集成电路领域，涉及一种存储单元电路的抗辐射版图设计方法，本发明中使持相反值的不同PMOS晶体管漏极尽可能靠近并完全对称；使持相反值的不同NMOS晶体管漏极尽可能靠近并完全对称；并使同一存储节点上PMOS晶体管漏极和NMOS晶体管漏极尽可能靠近。本发明通过相互靠近的晶体管漏极间的辐射抵消作用，使所述的存储单元具有抗辐射特性，本发明方法中不需要增加任何额外晶体管，因此额外面积开销很低。
Description
技术领域
本发明属于集成电路领域，具体涉及一种存储单元电路的抗辐射版图设计方法。
背景技术
现有技术公开了在集成电路技术领域中，随着工艺尺寸的减少，芯片里的集成电路在高层太空或近地球空间越来越容易受到重粒子或质子辐射影响而产生错误。辐射如果影响存储单元的存储节点，可能直接导致存储单元存储错误数值，产生单粒子翻转事件；辐射如果影响组合电路节点，可能引起单粒子瞬态脉冲，改变电路节点的逻辑状态，该单粒子瞬态脉冲引起的错误值传导到存储单元会也可能被捕捉存储，产生单粒子翻转事件，所以单粒子翻转事件会改变存储单元存储的逻辑状态，可能造成整体电路功能错误，因此，实践显示，提出新的抵抗辐射的存储单元电路设计方法是需要的。
目前，抗辐射存储单元电路的设计方法主要包含多模冗余、纠错码和抗辐射加固技术等，其中，多模冗余方法以三模冗余技术为代表，使用冗余电路模块和多数表决电路屏蔽错误电路模块的输出，但这种方法会带来很大的面积开销；纠错码方法以汉明码为代表，通过计算编码的校验值，定位错误比特的位置；抗辐射加固技术以双重互锁存储单元为代表，在基本存储单元结构的基础上增加额外晶体管和相互绞合的互连线，增强敏感节点的抗辐射能力；但所述的纠错码和抗辐射加固技术会带来较大的面积开销，并降低电路性能。
鉴于此，本申请的发明人拟提出新的抵抗辐射的存储单元电路设计方法，以使所术的存储单元具有抗辐射特性。
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发明内容
本发明的目的是针对集成电路技术领域中存在的技术缺陷，提供一种存储单元电路的抗辐射版图设计方法。本方法的抗辐射版图设计能使存储单元具有抗辐射特性。
具体而言，本发明在存储单元电路版图设计中，使持相反值的不同PMOS(Positivechannel Metal Oxide Semiconductor)晶体管的漏极在制造工艺许可条件下尽可能靠近，并使之完全对称，即这些漏极的形状、面积等完全相同；使持相反值的不同NMOS(Negative channel Metal Oxide Semiconductor)晶体管的漏极在制造工艺许可条件下尽可能靠近，并使之完全对称，即这些漏极的形状、面积等完全相同；本发明中还使存储单元中同一存储节点上PMOS漏极和NMOS漏极在制造工艺许可条件下尽可能靠近；一次辐射容易影响存储单元中相互靠近且对称的持相反值的不同PMOS管的漏极，辐射效应一定程度上可以相互抵消；一次辐射也容易影响存储单元中相互靠近且对称的持相反值的不同NMOS管的漏极，辐射效应一定程度上也可以相互抵消；一次辐射还容易影响同一存储节点上相互靠近的PMOS漏极和NMOS漏极，辐射效应一定程度上也可以相互抵消；因此，本发明的抗辐射版图设计可以使所述的存储单元具有抗辐射特性。
更具体的，本发明的一种存储单元电路的抗辐射版图设计方法，其包含如下两个步骤：
步骤1：采用传统集成电路设计方法设计指定存储单元的电路原理图，
采用传统集成电路设计方法设计指定存储单元的电路原理图，图1是一个传统存储单元的电路原理示意图，图1含有两个反相器INV1与INV2。INV1由PMOS晶体管P1和NMOS晶体管N1构成，P1的源极和漏极分别是S1和D1，N1的源极和漏极分别是S2和D2；反相器INV2由PMOS晶体管P2和NMOS晶体管N2构成，P2的源极和漏极分别是S3和D3，N2的源极和漏极分别是S4和D4；当X值为1(1对应电压值约为Vdd)，INV1的PMOS晶体管P1断开(即S1和D1断开)，NMOS晶体管N1导通(即S2和D2导通)，所以反相器INV1输出端Y值为0(0对应电压值约为地线电压值)。当X值为0，INV1的PMOS晶体管P1导通(即S1和D1导通)，NMOS晶体管N1断开(即S2和D2断开)，所以反相器INV1输出端Y值为1；同理，当Y值为1，反相器INV2输出X值为0，当Y值为0，反相器INV2输出X值为1；图1中驱动电压为Vdd的反相器INV1和INV2相互绞合连接，构成传统的存储单元，节点X和Y是存储节点，X值与Y值相反；例如当X值为1，经反相器INV1反相后，Y值变成0；Y值再经反相器INV2反相后，X值又为1，这进一步加强X以前的数值1，从而使得存储节点X和Y分别稳定的存储数值1和0；本发明中，图1只是显示了一种传统存储单元的电路结构，存储单元也可以采用其它电路结构；
当辐射影响NMOS漏极时，与该漏极相连节点的电压倾向于下降，下降的幅度由辐射强度决定，该节点电压最多下降到地线电压值，也就是说，如果与NMOS漏极相连节点值为1，辐射可能导致该节点值变为0，但如果与NMOS漏极相连节点值为0，辐射导致该节点加强原值0；当辐射影响PMOS漏极时，与该漏极相连节点的电压倾向于上升，上升的幅度由辐射强度决定，该节点电压最多上升到Vdd，也就是说，如果与PMOS漏极相连节点值为0，辐射可能导致该节点值变为1，但如果与PMOS漏极相连节点值为1，辐射导致该节点加强原值1；
步骤2：根据步骤1的存储单元电路原理图，采用传统集成电路设计方法设计电路版图，
在存储单元版图设计中，使持相反值的不同PMOS晶体管的漏极在制造工艺许可条件下尽可能靠近，并使之完全对称；使持相反值的不同NMOS晶体管的漏极在制造工艺许可条件下尽可能靠近，并使之完全对称；使同一存储节点上PMOS漏极和NMOS漏极在制造工艺许可条件下尽可能靠近；
根据步骤1的存储单元电路原理图，采用传统集成电路设计方法设计电路版图，在存储单元版图设计中，使持相反值的不同PMOS晶体管的漏极在制造工艺许可条件下尽可能靠近，并使之完全对称(即这些漏极的形状、面积等完全相同)；使持相反值的不同NMOS晶体管的漏极在制造工艺许可条件下尽可能靠近，并使之完全对称(即这些漏极的形状、面积等完全相同)；使同一存储节点上PMOS漏极和NMOS漏极在制造工艺许可条件下尽可能靠近；例如，图2显示了本发明对图1所示存储单元采用的一种抗辐射版图布局方法，图2中NMOS漏极D2、栅极和NMOS源极构成图1中NMOS晶体管N1；NMOS漏极D4、栅极和NMOS源极构成图1中NMOS晶体管N2，图1中的NMOS源极S2和S4共用图2中的NMOS源极，以便NMOS漏极D2和D4在制造工艺许可条件下尽可能靠近；结合图1所示，NMOS漏极D2和D4分别连接持相反值的存储节点Y和X；结合图2所示，如果一次辐射影响漏极D2(或D4)，与之尽可能靠近的NMOS漏极D4(或D2)也很容易受到影响，所以与D2和D4相连的节点Y与X的电压都倾向于下降，但由于图1中反相器INV1和INV2相互绞合连接，存储节点Y与X的数值相反，辐射对NMOS漏极D2和D4的影响会在一定程度上相互抵消，从而抑制存储节点Y与X的数值变化，例如，假设存储单元存储节点X与Y分别存储1和0，如果一次辐射影响NMOS晶体管漏极D4，与之靠近的NMOS晶体管漏极D2也容易受到影响，与D4相连的节点X的电压倾向于下降，X值倾向于变为0，但与D2相连的节点Y的电压也倾向于下降，Y值倾向于加强原值0，加强原值0的Y通过反相器INV2抑制X值向0的变化倾向，使X值维持原来的正确值1；图2中PMOS漏极D3、栅极和PMOS源极构成图1中PMOS晶体管P2；PMOS漏极D1、栅极和PMOS源极构成图1中NMOS晶体管P1，图1中的PMOS源极S3和S1共用图2中的PMOS源极，以便PMOS漏极D3和D1在制造工艺许可条件下尽可能靠近；图1中显示了PMOS漏极D1和D3分别连接持相反值的存储节点Y和X，图2中显示了，如果一次辐射影响漏极D1(或D3)，与之尽可能靠近的PMOS漏极D3(或D1)也很容易受到影响，所以与D1和D3相连的节点Y与X的电压都倾向于上升；但由于图1中反相器INV1和INV2相互绞合连接，存储节点Y与X的数值相反，辐射对PMOS漏极D1和D3的影响会在一定程度上相互抵消，从而抑制存储节点Y与X的数值变化；例如，假设存储单元存储节点X与Y分别存储0和1，如果一次辐射影响PMOS晶体管漏极D3，与之靠近的PMOS晶体管漏极D1也容易受到影响；与D3相连的节点X的电压倾向于上升，X值倾向于变为1，但与D1相连的节点Y的电压也倾向于上升，Y值倾向于加强原值1；加强原值1的Y通过反相器INV2抑制X值向1的变化倾向，使X值维持原来的正确值0；图2中尽可能相互靠近的NMOS漏极D4与PMOS漏极D3都连接图1中的存储节点X，如果一次辐射影响漏极D4(或D3)，与之尽可能靠近的漏极D3(或D4)也很容易受到影响；NMOS漏极D4上的辐射效应使存储节点X的电压倾向于下降，但PMOS漏极D3上的辐射效应使存储节点X的电压倾向于上升；所以辐射对NMOS漏极D4和PMOS漏极D3的影响会在一定程度上相互抵消，从而抑制存储节点X的数值变化；值得注意的是，如果一次辐射影响NMOS漏极D4，与之尽可能靠近的PMOS漏极D3和NMOS漏极D2都容易受到影响，辐射对NMOS漏极D4和PMOS漏极D3的影响会在一定程度上相互抵消，辐射对NMOS漏极D4和NMOS漏极D2的影响也会在一定程度上相互抵消，这两种辐射抵消方式共同作用，抑制存储节点X的数值变化，维持存储节点Y原来的正确值；如果一次辐射影响PMOS漏极D3，与之尽可能靠近的NMOS漏极D4和PMOS漏极D1都容易受到影响，辐射对PMOS漏极D3和NMOS漏极D4的影响会在一定程度上相互抵消；辐射对PMOS漏极D3和PMOS漏极D1的影响也会在一定程度上相互抵消，这两种辐射抵消方式共同作用，也会抑制存储节点X的数值变化，维持存储节点Y原来的正确值；结合图2和图1所示，如果一次辐射影响NMOS源极，由于NMOS源极直接连接地线，其电压值不受辐射影响，仍然是地线电压值；如果一次辐射影响PMOS源极，由于PMOS源极直接连接电源线Vdd，其电压值不受辐射影响，仍然是Vdd；如果一次辐射影响NMOS晶体管栅极，与之靠近的NMOS漏极D2和D4都容易受到影响，辐射对NMOS漏极D2和NMOS漏极D4的影响会在一定程度上相互抵消，抑制存储节点X和Y的数值变化；同理，如果一次辐射影响PMOS晶体管栅极，与之靠近的PMOS漏极D3和D1都容易受到影响，辐射对PMOS漏极D3和PMOS漏极D1的影响会在一定程度上相互抵消，抑制存储节点X和Y的数值变化；
本发明中，图2只是显示了本发明对图1所示存储单元采用的一种抗辐射版图布局，按照本发明的抗辐射版图设计方法，还可获得针对图1所示存储单元的其它抗辐射版图布局；另外，图1只是显示了一种传统存储单元的电路结构，存储单元也可以采用其它电路结构，本发明也可以对存储单元的其它电路结构进行抗辐射版图设计。
本发明具有以下优点：
(1)本发明提出一种存储单元电路的抗辐射版图设计方法，通过相互靠近的晶体管漏极间的辐射抵消作用，使所述存储单元具有抗辐射特性。
(2)本发明只需要使持相反值的不同PMOS漏极尽可能靠近并完全对称；使持相反值的不同NMOS漏极尽可能靠近并完全对称；并使同一存储节点上PMOS漏极和NMOS漏极尽可能靠近，即可抵抗辐射，不需要增加任何额外晶体管，因此额外面积开销很低。
为了便于理解，以下将通过具体的附图和实施例对本发明进行详细地描述。需要特别指出的是，具体实例和附图仅是为了说明，显然本领域的普通技术人员可以根据本文说明，在本发明的范围内对本发明做出各种各样的修正和改变，这些修正和改变也纳入本发明的范围内。另外，本发明引用了公开文献，这些文献是为了更清楚地描述本发明，它们的全文内容均纳入本文进行参考，就好像它们的全文已经在本文中重复叙述过一样。
附图说明：
图1为传统存储单元的电路原理示意图。
图2为本发明的抗辐射版图设计示意图。
具体实施方式
实施例1
实验中，首先采用传统标准电路设计方法实现6个无抗辐射能力的基准测试电路bigkey,dsip,S38417,S13207.1,S15850.1,S38584.1，然后再用三模冗余方案和本发明方法分别实现这些基准测试电路，使之具有抗辐射能力；分别对这些采用不同方案实现的基准测试电路随机辐射1000次，测试实验结果：显示了所得的错误发生次数、面积和功耗平均值(如表1所示)，从表1可以看出，本发明与三模冗余方案的错误发生次数都较少而且相当，所以它们的抗辐射能力接近，但本发明的面积和功耗比三模冗余方案的面积和功耗小的比较多；表1中的面积和功耗经过了归一化处理，其数值是相对于本发明方案所实现电路的面积和功耗的倍数。
表1面积、功耗和抗辐射能力比较
| 方案 | 错误发生次数 | 面积 | 功耗 |
| 无抗辐射能力的传统标准设计方法 | 253 | 0.98 | 0.96 |
| 本发明的抗辐射设计方法 | 2 | 1 | 1 |
| 三模冗余的抗辐射设计方法 | 4 | 2.77 | 2.94 |
Claims (7)
1.一种存储单元电路的抗辐射版图设计方法，其特征在于，其包括下述步骤：
步骤1：采用传统集成电路设计方法设计指定存储单元的电路原理图；
步骤2：根据步骤1的存储单元电路原理图，采用传统集成电路设计方法设计电路版图；在存储单元版图设计中，使持相反值的不同PMOS晶体管的漏极在制造工艺许可条件下尽可能靠近，并使之完全对称；使持相反值的不同NMOS晶体管的漏极在制造工艺许可条件下尽可能靠近，并使之完全对称；使同一存储节点上PMOS漏极和NMOS漏极在制造工艺许可条件下尽可能靠近。
2.按权利要求1所述的方法，其特征在于，所述的步骤1)中，采用如图1所示的电路原理示意图，其中，含有两个反相器INV1与INV2，INV1由PMOS晶体管P1和NMOS晶体管N1构成，P1的源极和漏极分别是S1和D1，N1的源极和漏极分别是S2和D2；反相器INV2由PMOS晶体管P2和NMOS晶体管N2构成，P2的源极和漏极分别是S3和D3，N2的源极和漏极分别是S4和D4；当X值为1，对应电压值约为Vdd，INV1的PMOS晶体管P1断开，即S1和D1断开，NMOS晶体管N1导通，即S2和D2导通，所以反相器INV1输出端Y值为0，0对应电压值约为地线电压值；当X值为0，INV1的PMOS晶体管P1导通，即S1和D1导通，NMOS晶体管N1断开，即S2和D2断开，所以反相器INV1输出端Y值为1；当Y值为1，反相器INV2输出X值为0，当Y值为0，反相器INV2输出X值为1；
其中，驱动电压为Vdd的反相器INV1和INV2相互绞合连接，构成传统的存储单元，节点X和Y是存储节点，X值与Y值相反。
3.按权利要求1所述的方法，其特征在于，所述的步骤1)中，存储单元可以采用其它电路结构，当辐射影响NMOS漏极时，与该漏极相连节点的电压倾向于下降，下降的幅度由辐射强度决定，该节点电压最多下降到地线电压值，即，如果与NMOS漏极相连节点值为1，辐射可能导致该节点值变为0，如果与NMOS漏极相连节点值为0，辐射导致该节点加强原值0；当辐射影响PMOS漏极时，与该漏极相连节点的电压倾向于上升，上升的幅度由辐射强度决定，该节点电压上升到Vdd，即，如果与PMOS漏极相连节点值为0，辐射可能导致该节点值变为1，如果与PMOS漏极相连节点值为1，辐射导致该节点加强原值1。
4.按权利要求1所述的方法，其特征在于，所述的步骤2)中，根据步骤1的存储单元电路原理图，采用传统集成电路设计方法设计电路版图，其中，使持相反值的不同PMOS晶体管的漏极在制造工艺许可条件下尽可能靠近，并使之完全对称，包括所述漏极的形状、面积完全相同；使持相反值的不同NMOS晶体管的漏极在制造工艺许可条件下尽可能靠近，并使之完全对称，包括漏极的形状、面积完全相同；使同一存储节点上PMOS漏极和NMOS漏极在制造工艺许可条件下尽可能靠近。
5.按权利要求1或4所述的方法，其特征在于，所述的步骤2)中，采用图2所示的对图1所示存储单元的抗辐射版图布局方法，其中，NMOS漏极D2、栅极和NMOS源极构成图1中所示NMOS晶体管N1；NMOS漏极D4、栅极和NMOS源极构成图1中所示NMOS晶体管N2；图1中所示的NMOS源极S2和S4共用图2中所示的NMOS源极，使NMOS漏极D2和D4在制造工艺许可条件下尽可能靠近；其中，NMOS漏极D2和D4分别连接持相反值的存储节点Y和X；其中，如果一次辐射影响漏极D2或D4，与之尽可能靠近的NMOS漏极D4或D2易受到影响；所以与D2和D4相连的节点Y与X的电压都倾向于下降；
所述图1中所示反相器INV1和INV2相互绞合连接，存储节点Y与X的数值相反，辐射对NMOS漏极D2和D4的影响在一定程度上相互抵消，抑制存储节点Y与X的数值变化；
所示图2中所示PMOS漏极D3、栅极和PMOS源极构成图1中所示PMOS晶体管P2；PMOS漏极D1、栅极和PMOS源极构成图1中所示NMOS晶体管P1；图1中所示的PMOS源极S3和S1共用图2中所示的PMOS源极，以便PMOS漏极D3和D1在制造工艺许可条件下尽可能靠近。
6.按权利要求1或4所述的方法，其特征在于，所述的步骤2)中，图1所示PMOS漏极D1和D3分别连接持相反值的存储节点Y和X；图2所示如果一次辐射影响漏极D1或D3，与之尽可能靠近的PMOS漏极D3或D1易受到影响，致与D1和D3相连的节点Y与X的电压都倾向于上升；所述图1中所述反相器INV1和INV2相互绞合连接，存储节点Y与X的数值相反，辐射对PMOS漏极D1和D3的影响在一定程度上相互抵消，抑制存储节点Y与X的数值变化；所述图2中所示的尽可能相互靠近的NMOS漏极D4与PMOS漏极D3都连接图1中所示的存储节点X，如果一次辐射影响漏极D4或D3，与之尽可能靠近的漏极D3或D4易受到影响；
所述的NMOS漏极D4上的辐射效应使存储节点X的电压倾向于下降，PMOS漏极D3上的辐射效应使存储节点X的电压倾向于上升，所以辐射对NMOS漏极D4和PMOS漏极D3的影响在一定程度上相互抵消，抑制存储节点X的数值变化。
7.按权利要求1或4所述的方法，其特征在于，所述的步骤2)中，如果一次辐射影响NMOS漏极D4，与之尽可能靠近的PMOS漏极D3和NMOS漏极D2易受到影响，辐射对NMOS漏极D4和PMOS漏极D3的影响在一定程度上相互抵消，辐射对NMOS漏极D4和NMOS漏极D2的影响会在一定程度上相互抵消，该两种辐射抵消方式共同作用，抑制存储节点X的数值变化，维持存储节点Y原来的正确值；
如果一次辐射影响PMOS漏极D3，与之尽可能靠近的NMOS漏极D4和PMOS漏极D1易受到影响，辐射对PMOS漏极D3和NMOS漏极D4的影响会在一定程度上相互抵消，辐射对PMOS漏极D3和PMOS漏极D1的影响也会在一定程度上相互抵消，该两种辐射抵消方式共同作用，会抑制存储节点X的数值变化，维持存储节点Y原来的正确值；
如果一次辐射影响NMOS源极，由于NMOS源极直接连接地线，其电压值不受辐射影响，仍然是地线电压值；如果一次辐射影响PMOS源极，由于PMOS源极直接连接电源线Vdd，其电压值不受辐射影响，仍然是Vdd；如果一次辐射影响NMOS晶体管栅极，与之靠近的NMOS漏极D2和D4都容易受到影响，辐射对NMOS漏极D2和NMOS漏极D4的影响会在一定程度上相互抵消，抑制存储节点X和Y的数值变化；如果一次辐射影响PMOS晶体管栅极，与之靠近的PMOS漏极D3和D1都容易受到影响，辐射对PMOS漏极D3和PMOS漏极D1的影响会在一定程度上相互抵消，抑制存储节点X和Y的数值变化。
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| CN106372269B (zh) | 2020-10-20 |
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Legal Events
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| C06 | Publication | ||
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| GR01 | Patent grant | ||
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